JPH03237697A - 半導体集積記憶回路の評価方法及び半導体集積記憶回路 - Google Patents
半導体集積記憶回路の評価方法及び半導体集積記憶回路Info
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- JPH03237697A JPH03237697A JP2032928A JP3292890A JPH03237697A JP H03237697 A JPH03237697 A JP H03237697A JP 2032928 A JP2032928 A JP 2032928A JP 3292890 A JP3292890 A JP 3292890A JP H03237697 A JPH03237697 A JP H03237697A
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- JP
- Japan
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- semiconductor integrated
- element matrix
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000011156 evaluation Methods 0.000 title abstract description 20
- 239000011159 matrix material Substances 0.000 claims abstract description 31
- 238000013500 data storage Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶素子のマトリックスを有する半導体集積
記憶回路の評価方法と、半導体集積記憶回路に関する。
記憶回路の評価方法と、半導体集積記憶回路に関する。
従来の技術による半導体集積記憶回路とその評価方法に
ついて、リードオンリーメ“モリ用の半導体集積記憶回
路（以下ＲＯＭ集積回路と記す〉を例にして説明する。
ついて、リードオンリーメ“モリ用の半導体集積記憶回
路（以下ＲＯＭ集積回路と記す〉を例にして説明する。
第２図は、従来の技術によるＲＯＭ集積回路の、記憶素
子マトリックス部の構成を示すブロック図である。
子マトリックス部の構成を示すブロック図である。
記憶素子マトリックス部１は、電源供給源２から分岐さ
れた電源ライン３とゲート信号線４とでマトリックスが
組まれ、各アドレス毎に、記憶すべき情報に基づいて記
憶素子５が配置されている。
れた電源ライン３とゲート信号線４とでマトリックスが
組まれ、各アドレス毎に、記憶すべき情報に基づいて記
憶素子５が配置されている。
中央処理装置が指定するアドレスは、デコーダ６によっ
てデコードされ、記憶素子マトリックス部１のゲート信
号１１４の中−つが選択される。
てデコードされ、記憶素子マトリックス部１のゲート信
号１１４の中−つが選択される。
このデコード動作によって選択されたアドレス上の各記
憶素子が保持する情報は、データ線７を介してラッチ８
に入力され一時格納される。
憶素子が保持する情報は、データ線７を介してラッチ８
に入力され一時格納される。
上記のＲＯＭ集積回路は、その製造過程でウェーハ状態
や或いはモールディング又はパッケージングされた状態
で、記憶素子マトリックス部１が正常に動作するかどう
かを評価され、良品か不良品かに選別される。
や或いはモールディング又はパッケージングされた状態
で、記憶素子マトリックス部１が正常に動作するかどう
かを評価され、良品か不良品かに選別される。
上述の記憶素子マトリックス部１の評価は、通常ＬＳＩ
テスタにより、この記憶素子マトリックス部１が保持し
ている内蔵プログラムを利用して行われる。
テスタにより、この記憶素子マトリックス部１が保持し
ている内蔵プログラムを利用して行われる。
この場合、記憶素子マトリックス部１のどのアドレスを
選択するかはＬＳＩテスタが指定し、この指定されたア
ドレスに保持されている情報がラッチ８に格納され、予
め定められている期待値と比較される。
選択するかはＬＳＩテスタが指定し、この指定されたア
ドレスに保持されている情報がラッチ８に格納され、予
め定められている期待値と比較される。
従来、上述したような記憶素子マトリックス部１の評価
は、アドレスＯ番地からスタートして、順次１アドレス
ずつインクリメントしながら内蔵プログラムをランさせ
、各アドレスごとにラッチ８に格納される情報とその期
待値とを比較する方法によって行われていた。
は、アドレスＯ番地からスタートして、順次１アドレス
ずつインクリメントしながら内蔵プログラムをランさせ
、各アドレスごとにラッチ８に格納される情報とその期
待値とを比較する方法によって行われていた。
以上述べた従来の技術によるＲＯＭ集積回路の評価にお
いては、そのアドレスの指定方法が、Ｏ番地から始めて
順次インクリメントしてゆく方法であるため、記憶素子
マトリックス部の内部で電源ラインまたはデータ線に欠
陥がある場合でも、最後のアドレスまで到達しないとそ
の欠陥が分らないことがある。
いては、そのアドレスの指定方法が、Ｏ番地から始めて
順次インクリメントしてゆく方法であるため、記憶素子
マトリックス部の内部で電源ラインまたはデータ線に欠
陥がある場合でも、最後のアドレスまで到達しないとそ
の欠陥が分らないことがある。
例えば、第２図において、最後のアドレスｎ番地とその
前の（ｎ−１）番地との間で、データ線７に欠陥９があ
る場合には、最後のｎ番地の評価が終らないとその欠陥
が分らない。
前の（ｎ−１）番地との間で、データ線７に欠陥９があ
る場合には、最後のｎ番地の評価が終らないとその欠陥
が分らない。
このため、この例では、Ｏ番地から（ｎ−１）番地まで
の評価時間が無駄になってしまう。
の評価時間が無駄になってしまう。
この無駄な評価時間は、記憶容量が大きくなればなるほ
ど大きくなる。
ど大きくなる。
請求項１記載の評価方法は、情報を記憶する記憶素子を
マトリックス状に配置した記憶素子マトリックス部を有
する半導体集積記憶回路を評価する方法であって、 評価の最初に、前記記憶素子マトリックス部の、これに
供給される電源の供給源に最も近いアドレス又はその出
力データを格納するデータ格納部に最も近いアドレスを
指定することを特徴とする。
マトリックス状に配置した記憶素子マトリックス部を有
する半導体集積記憶回路を評価する方法であって、 評価の最初に、前記記憶素子マトリックス部の、これに
供給される電源の供給源に最も近いアドレス又はその出
力データを格納するデータ格納部に最も近いアドレスを
指定することを特徴とする。
又、請求項２記載の半導体集積記憶回路の記憶素子マト
リックス部は、これに供給される電源の供給源に最も近
いアドレス及びその出力データを格納するデータ格納部
に最も近いアドレスの、少くとも一方のアドレスの全て
のビットに記憶素子を配置することを特徴とする。
リックス部は、これに供給される電源の供給源に最も近
いアドレス及びその出力データを格納するデータ格納部
に最も近いアドレスの、少くとも一方のアドレスの全て
のビットに記憶素子を配置することを特徴とする。
次に、本発明について図面を用いて説明する。
第１図は、本発明の実施例によるＲＯＭ集積回路の、記
憶素子マトリックス部の構成を示すブロック図である。
憶素子マトリックス部の構成を示すブロック図である。
このＲＯＭ集積回路は、第２図に示す従来の技術による
ＲＯＭ集積回路の記憶素子マトリックス部に、（ｎ＋１
）番地目のアドレスを加えたものである。このアドレス
の全てのビットには、記憶素子マトリックス内の記憶素
子と同一の記憶素子が配置されている。
ＲＯＭ集積回路の記憶素子マトリックス部に、（ｎ＋１
）番地目のアドレスを加えたものである。このアドレス
の全てのビットには、記憶素子マトリックス内の記憶素
子と同一の記憶素子が配置されている。
このようなＲＯＭ５＄１回路を評価するには、従来のＲ
ＯＭ集積回路を評価するのと同様に、ＬＳＩテスタによ
ってアドレスを指定し、そのアドレスに記憶されている
情報と期待値とを順次比較してゆく。
ＯＭ集積回路を評価するのと同様に、ＬＳＩテスタによ
ってアドレスを指定し、そのアドレスに記憶されている
情報と期待値とを順次比較してゆく。
但し、この場合、従来の評価方法とは異なって、０番地
から順次各アドレスを評価してゆく前に、最初に、（ｎ
＋１）番地のアドレスを指定し、このアドレスの記憶す
る情報を読み出し、予め定められている期待値と比較す
る。
から順次各アドレスを評価してゆく前に、最初に、（ｎ
＋１）番地のアドレスを指定し、このアドレスの記憶す
る情報を読み出し、予め定められている期待値と比較す
る。
上述のようにすることによって、例えば、前述の例と同
じように、アドレス（ｎ−１）番地とｎ番地との間でデ
ータ線７に欠陥９があっても、記憶素子マトリックス部
１の評価の一番最初にこのデータ線の欠陥を発見できる
ので、評価時間を無駄にしてしまう恐れがない。
じように、アドレス（ｎ−１）番地とｎ番地との間でデ
ータ線７に欠陥９があっても、記憶素子マトリックス部
１の評価の一番最初にこのデータ線の欠陥を発見できる
ので、評価時間を無駄にしてしまう恐れがない。
なお、上述の評価方法をランダムアクセスメモリ用の半
導体集積記憶回路に適用する場合には、記憶素子マトリ
ックス部に評価用の新たなアドレスを設ける必要はない
が、これを評価する時に、始めに、一番最後のアドレス
に対して任意のデータを書き込み、次にこれを読み出し
て両者を比較することにより、リードオンリーメモリ用
の半導体集積記憶回路に対するのと同様の効果が得られ
る。
導体集積記憶回路に適用する場合には、記憶素子マトリ
ックス部に評価用の新たなアドレスを設ける必要はない
が、これを評価する時に、始めに、一番最後のアドレス
に対して任意のデータを書き込み、次にこれを読み出し
て両者を比較することにより、リードオンリーメモリ用
の半導体集積記憶回路に対するのと同様の効果が得られ
る。
以上説明したように、本発明によれば、記憶素子マトリ
ックス部の最初のアドレス及び最後のアドレスの、少な
くとも一方のアドレスの全てのビットに記憶素子が配置
された半導体集積記憶回路を評価する時、評価の最初に
上記のアドレスを指定し、その記憶する情報を読み出し
て評価することにより、データ線や電源ラインの欠陥を
早期に発見できるので、不良となる半導体集積記憶回路
に無駄な評価時間を費やすことを防ぐことができる。
ックス部の最初のアドレス及び最後のアドレスの、少な
くとも一方のアドレスの全てのビットに記憶素子が配置
された半導体集積記憶回路を評価する時、評価の最初に
上記のアドレスを指定し、その記憶する情報を読み出し
て評価することにより、データ線や電源ラインの欠陥を
早期に発見できるので、不良となる半導体集積記憶回路
に無駄な評価時間を費やすことを防ぐことができる。
第１図は本発明の一実施例によるリードオンリーメモリ
用半導体集積回路の、記憶素子マトリックス部の構成を
示すブロック図、第２図は、従来の技術によるリードオ
ンリーメモリ用半導体集積回路の記憶素子マトリックス
部の構成を示すブロック図である。 １・・・記憶素子マトリックス部、２・・・電源供給源
、３・・・電源ライン、４・・・ゲート信号線、５・・
・記憶素子、６・・・デコーダ、７・・・データ線、８
・・・ラッチ、９・・・欠陥。
用半導体集積回路の、記憶素子マトリックス部の構成を
示すブロック図、第２図は、従来の技術によるリードオ
ンリーメモリ用半導体集積回路の記憶素子マトリックス
部の構成を示すブロック図である。 １・・・記憶素子マトリックス部、２・・・電源供給源
、３・・・電源ライン、４・・・ゲート信号線、５・・
・記憶素子、６・・・デコーダ、７・・・データ線、８
・・・ラッチ、９・・・欠陥。
Claims (1)
- 【特許請求の範囲】 １、情報を記憶する記憶素子をマトリックス状に配置し
た記憶素子マトリックス部を有する半導体集積記憶回路
を評価する方法であつて、 評価の最初に、前記記憶素子マトリックス部の、これに
供給される電源の供給源に最も近いアドレス又はその出
力データを格納するデータ格納部に最も近いアドレスを
指定することを特徴とする半導体集積記憶回路の評価方
法。 ２、情報を記憶する記憶素子をマトリックス状に配置し
た記憶素子マトリックス部を有する半導体集積記憶回路
において、 前記記憶素子マトリックス部は、これに供給される電源
の供給源に最も近いアドレス及びその出力データを格納
するデータ格納部に最も近いアドレスの、少くとも一方
のアドレスの全てのビットに、記憶素子を配置すること
を特徴とする半導体集積記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032928A JPH03237697A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積記憶回路の評価方法及び半導体集積記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032928A JPH03237697A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積記憶回路の評価方法及び半導体集積記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237697A true JPH03237697A (ja) | 1991-10-23 |
Family
ID=12372576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032928A Pending JPH03237697A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積記憶回路の評価方法及び半導体集積記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237697A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639493U (ja) * | 1979-09-04 | 1981-04-13 | ||
| JPS5621542Y2 (ja) * | 1971-11-19 | 1981-05-21 |
-
1990
- 1990-02-13 JP JP2032928A patent/JPH03237697A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621542Y2 (ja) * | 1971-11-19 | 1981-05-21 | ||
| JPS5639493U (ja) * | 1979-09-04 | 1981-04-13 |
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