JPH03237721A - 多層配線の平坦化方法 - Google Patents
多層配線の平坦化方法Info
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- JPH03237721A JPH03237721A JP3436590A JP3436590A JPH03237721A JP H03237721 A JPH03237721 A JP H03237721A JP 3436590 A JP3436590 A JP 3436590A JP 3436590 A JP3436590 A JP 3436590A JP H03237721 A JPH03237721 A JP H03237721A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造方法、特に、集積回路素子
のアルミニウム多層配線形成プロセスにに関し。
のアルミニウム多層配線形成プロセスにに関し。
アルミニウム配線間の凹部を覆う層間絶縁膜の平坦化を
目的とし。
目的とし。
■アルミニウム配線膜間の凹部を覆って形成する層間絶
縁膜を、該凹部の両側から成長する層間絶縁膜の端部が
接触して、該層間絶縁膜の表面が平坦化する厚さまで成
長するように。
縁膜を、該凹部の両側から成長する層間絶縁膜の端部が
接触して、該層間絶縁膜の表面が平坦化する厚さまで成
長するように。
■アルミニウム配線膜間の凹部を覆って、該アルミニウ
ム配線膜上にＳＯＧ膜を被覆し、該凹部上にレジスト膜
のパターンを形成し、該レジスト膜をマスクとして９等
方性エツチングにより、該アルミニウム配線膜上のＳＯ
Ｇ膜を工・ソチング除去して、該凹部内のみに該ＳＯＧ
膜を平坦に残すように構成する。
ム配線膜上にＳＯＧ膜を被覆し、該凹部上にレジスト膜
のパターンを形成し、該レジスト膜をマスクとして９等
方性エツチングにより、該アルミニウム配線膜上のＳＯ
Ｇ膜を工・ソチング除去して、該凹部内のみに該ＳＯＧ
膜を平坦に残すように構成する。
本発明は、半導体装置の製造方法、特に、集積回路素子
のアルミニウム多層配線形成プロセスに関する。
のアルミニウム多層配線形成プロセスに関する。
近年、多層配線の平坦化はパターン形成上、その細配線
の断線防止上から、その技術的な改善の要求がますます
高まっている。
の断線防止上から、その技術的な改善の要求がますます
高まっている。
そのため、多層配線の平坦化に対する種々の方法が提案
されている。
されている。
第４図は従来例の説明図である。
図において、２３は下地Ｓｉｎ、膜、２４は第１層のＡ
／配線膜、 ２５ハ凹部、２６は第１ ノＣＶＤ−３ｉ
Ｏｔ膜。
／配線膜、 ２５ハ凹部、２６は第１ ノＣＶＤ−３ｉ
Ｏｔ膜。
２７はＳＯＧ膜、２８は第２ ノＣＶＤ−３ｉＯｔ膜、
２９ハ第２層のＡｌ配線膜である。
２９ハ第２層のＡｌ配線膜である。
通常、従来のアルミニウム（ＡＩ）等の多層配線の平坦
化には、第４図に示すような方法が採られてきた。
化には、第４図に示すような方法が採られてきた。
先ず、半導体基板の下地ＳｉＯ□膜２３の表面上に配設
された第１層のＡｊ７配線膜２４上の全面に第１のＣＣ
ＶＤ−３ｔｏ膜２６を被覆し、ソノあと、 Ａｌ配線
膜２４の間の凹部２５を覆って、半導体基板全面に、シ
リコン（Ｓｉ）の有機物からなるＳＯＧ膜２７を塗布し
、ベーキングしてＳｉ絶縁膜となし、ついで反応性イオ
ンエツチング（ＲＩＥ）によりＳＯＧ膜２７全面をエツ
チングして、第１層のＡｌ配線膜２４の凹部２５の側壁
にのみＳＯＧ膜２７が残るようにして、側壁の勾配。
された第１層のＡｊ７配線膜２４上の全面に第１のＣＣ
ＶＤ−３ｔｏ膜２６を被覆し、ソノあと、 Ａｌ配線
膜２４の間の凹部２５を覆って、半導体基板全面に、シ
リコン（Ｓｉ）の有機物からなるＳＯＧ膜２７を塗布し
、ベーキングしてＳｉ絶縁膜となし、ついで反応性イオ
ンエツチング（ＲＩＥ）によりＳＯＧ膜２７全面をエツ
チングして、第１層のＡｌ配線膜２４の凹部２５の側壁
にのみＳＯＧ膜２７が残るようにして、側壁の勾配。
即ちステップの角度を和らげた後、その上に第２（７）
ＣＶＤ−３ｉＯａ膜２８を形成し、ソノ上に第２層（７
） Ａｌ配線膜２９を形成する方法が採られてきた。
ＣＶＤ−３ｉＯａ膜２８を形成し、ソノ上に第２層（７
） Ａｌ配線膜２９を形成する方法が採られてきた。
しかし、この方法によると、第１層のＡＩ！配線膜２４
の隙間の間隔が１．５μｍ以下と微細に形成された場合
には、凹部２５内に第２のＣＶＤ−３ｔｏ２膜？８が落
ち込んで、その表面に大きな段差が生じて、第２層目の
ＡＩ！配線のステップカバレッジが悪くなる傾向にあっ
た。
の隙間の間隔が１．５μｍ以下と微細に形成された場合
には、凹部２５内に第２のＣＶＤ−３ｔｏ２膜？８が落
ち込んで、その表面に大きな段差が生じて、第２層目の
ＡＩ！配線のステップカバレッジが悪くなる傾向にあっ
た。
このように、第１層目のＡｊ７配線膜とＡｌ配線膜との
スペース間隔か１．５μｍ以下であると、第２層目のＡ
Ｉ配線のステップカバレッジが悪くなる。
スペース間隔か１．５μｍ以下であると、第２層目のＡ
Ｉ配線のステップカバレッジが悪くなる。
本発明はこの問題を解決する手段を提供することにある
。
。
第１図は本発明の原理説明図である。
図において、ｌは下地絶縁膜、２はＡｌ配線膜。
３は凹部、４は層間絶縁膜、５はボイド、６はＳＯＧ膜
、７はレジスト膜である。
、７はレジスト膜である。
上記の問題点は９本発明の手段により層間絶縁膜の平坦
化を達成するものである。
化を達成するものである。
まず、第１の方法は、第１図（ａ）に示すように、
Ａｌ配線膜２上にＣＶＤ法により層間絶縁膜４を形成す
るが１層間絶縁膜４．特に、常圧で形成したＣＶＤの層
間絶縁膜４は、凹部３では角の部分のみ厚くなり、側面
や底面にはあまり絶縁膜が付かない。
Ａｌ配線膜２上にＣＶＤ法により層間絶縁膜４を形成す
るが１層間絶縁膜４．特に、常圧で形成したＣＶＤの層
間絶縁膜４は、凹部３では角の部分のみ厚くなり、側面
や底面にはあまり絶縁膜が付かない。
このままでは、上層のＡｆ配線を形成した場合にステッ
プカバレッジが悪くなり、断線の恐れがある。
プカバレッジが悪くなり、断線の恐れがある。
そこで、 ＣＶＤによる層間絶縁膜４をその上に更なる
。この場合、眉間絶縁膜４の内部にボイド５と称する空
隙ができるが、 ＡＩ！配線膜２に接する程大きくな
ければ、絶縁に影響はない。
。この場合、眉間絶縁膜４の内部にボイド５と称する空
隙ができるが、 ＡＩ！配線膜２に接する程大きくな
ければ、絶縁に影響はない。
上記のようにすると、Ａ／配線膜２の間の凹部３が層間
絶縁膜４により平坦化し、その上に形成する上層のＡｌ
配線膜のカバレッジが良くなる。
絶縁膜４により平坦化し、その上に形成する上層のＡｌ
配線膜のカバレッジが良くなる。
また、第２の方法は、第１図（ｂ）に示すように、Ａ１
配線間の凹部にレジストパターンを形成して９等方性エ
ツチングを行い、 Ａｉ７配線膜上のＳＯＧ膜を除去
する。その際９等方性エツチングであるため、レジスト
下の端部でのＳＯＧ膜の突起が生じなくなり、 Ａｌ
配線膜とＳＯＧ膜の面が平坦化して、その上に成長する
層間絶縁膜の平坦化が達成できる。
配線間の凹部にレジストパターンを形成して９等方性エ
ツチングを行い、 Ａｉ７配線膜上のＳＯＧ膜を除去
する。その際９等方性エツチングであるため、レジスト
下の端部でのＳＯＧ膜の突起が生じなくなり、 Ａｌ
配線膜とＳＯＧ膜の面が平坦化して、その上に成長する
層間絶縁膜の平坦化が達成できる。
〔作用〕
このようにすると、第１の方法では、 ＣＶＤ絶縁膜の
厚い被覆により、絶縁膜がボイドを内包して平坦化し、
多層配線の平坦化が達成できる。
厚い被覆により、絶縁膜がボイドを内包して平坦化し、
多層配線の平坦化が達成できる。
また、第２の方法では、 Ａｆ配線間の凹部に。
確実にＳＯＧ膜が埋まり、しかも等方性エツチングを採
用しているため、 ＡＩ！配線の端でＳＯＧ膜が盛り
上がる心配がなく、平坦化が達成できる。
用しているため、 ＡＩ！配線の端でＳＯＧ膜が盛り
上がる心配がなく、平坦化が達成できる。
第２図は本発明の第１の実施例の工程順模式断面図、第
３図は本発明の第２の実施例の工程順模式断面図である
。
３図は本発明の第２の実施例の工程順模式断面図である
。
図において。
８は下地ＳｉＯ□膜、９は第１層のＡｆ配線膜、１０は
凹部、 １１は第１ （７）ＣＶＤ−３ｉＯｚ膜、 １
２は第２ ＜７）ＣＩ／Ｄ−３ｉＯｚ膜、 １３はボイ
ド、 １４は第２層のＡ１配線膜。
凹部、 １１は第１ （７）ＣＶＤ−３ｉＯｚ膜、 １
２は第２ ＜７）ＣＩ／Ｄ−３ｉＯｚ膜、 １３はボイ
ド、 １４は第２層のＡ１配線膜。
１５は下地５ｉＯｚ膜、 １６は第を層のＡｆ配線膜、
１７は凹部、 １８は第１ （７）ＣＶＤ−３ｉＯｚ
膜、 １９ハＳＯＧ膜、２０ハレジスト膜、 ２１は第
２のＣＶＤ−３ｉＯ□膜、２２は第２層のＡｆ配線膜で
ある。
１７は凹部、 １８は第１ （７）ＣＶＤ−３ｉＯｚ
膜、 １９ハＳＯＧ膜、２０ハレジスト膜、 ２１は第
２のＣＶＤ−３ｉＯ□膜、２２は第２層のＡｆ配線膜で
ある。
本発明の第１の実施例を、第２図の工程順模式断面図に
より説明する。
より説明する。
第２図（ａ）に示すように、まず、半導体基板の下地５
ｉＯｚ膜８上にパタニングされた１μｍの厚さの第１層
のＡｊ７配線膜９上にＣＶＤ法により第１のＣＶＤ−３
ｉｆｔ膜１１を１，０ＯＯＡの厚さに被覆する。
ｉＯｚ膜８上にパタニングされた１μｍの厚さの第１層
のＡｊ７配線膜９上にＣＶＤ法により第１のＣＶＤ−３
ｉｆｔ膜１１を１，０ＯＯＡの厚さに被覆する。
この場合、 ５ｉＯｚ膜の厚さが薄いので、 Ａｆ配
線膜９の間の凹部ＩＯを含めて、均一にＳｉｎ、膜が被
覆される。
線膜９の間の凹部ＩＯを含めて、均一にＳｉｎ、膜が被
覆される。
その上に、第２のＣＶＤ−３ｉｆｔ膜１２を被覆してい
くが、その厚さが５．００ＯＡを越すと、第２図（ａ）
に示すように、 ＡＩ！配線膜９の角部に集中的にＳ
ｉＯ□膜が形成され、凹部１０内の側面や底面には薄く
しか堆積しない。
くが、その厚さが５．００ＯＡを越すと、第２図（ａ）
に示すように、 ＡＩ！配線膜９の角部に集中的にＳ
ｉＯ□膜が形成され、凹部１０内の側面や底面には薄く
しか堆積しない。
ここで、更に、 ＣＣＶＤ−５ｔｏ膜を成長していくと
。
。
第２図（ｂ）４こ示すように、 ７．００ＯＡを超えて
。
。
Ａｊ２配線膜９の角部上の５ｉｎ２膜が両方からお互い
に接触して内部にボイド１３を内包した状態になる。
に接触して内部にボイド１３を内包した状態になる。
この時、第２のＣＶＤ−３ｉＯ□膜の表面は殆ど平坦な
形になっている。
形になっている。
第２図（Ｃ）に示すように、この平坦な第２のＣＶＤ−
３ｉｆｔ膜の上にＡｌ膜をスパッタニより７．０００人
の厚さに被覆し、パタニングして第２層のＡｊ７配線膜
１４を形成する。
３ｉｆｔ膜の上にＡｌ膜をスパッタニより７．０００人
の厚さに被覆し、パタニングして第２層のＡｊ７配線膜
１４を形成する。
第２の実施例を、第３図の工程順模式断面図により説明
する。
する。
第３図（ａ）に示すように、半導体基板の下地ＳｉＯ□
膜１５上にパタニングされた１μｍの厚さの第１層のＡ
ｌ配線膜１６上にＣＶＤ法により第１のＣＶＤ−３ｉＯ
ｚ膜１８を１．０００人の厚さに被覆する。
膜１５上にパタニングされた１μｍの厚さの第１層のＡ
ｌ配線膜１６上にＣＶＤ法により第１のＣＶＤ−３ｉＯ
ｚ膜１８を１．０００人の厚さに被覆する。
この場合、 Ｓｉ０ｇ膜の厚さが薄いので、 Ａｆ配
線膜Ｉ６の間の凹部１７を含めて、均一に５ｉ０２膜が
被覆される。
線膜Ｉ６の間の凹部１７を含めて、均一に５ｉ０２膜が
被覆される。
その上に、スピナーによりＳＯＧ膜１９を基板全面に５
．０ＯＯＡの厚さに被覆する。塗布されたＳＯＧ膜１９
は凹部１７内を完全に埋めつ＜Ｌ、ＡＩ！配線膜１６上
に比して僅かに低く被覆される。塗布したＳＯＧ膜は４
５０℃で３０分間、空気中でベーキングして。
．０ＯＯＡの厚さに被覆する。塗布されたＳＯＧ膜１９
は凹部１７内を完全に埋めつ＜Ｌ、ＡＩ！配線膜１６上
に比して僅かに低く被覆される。塗布したＳＯＧ膜は４
５０℃で３０分間、空気中でベーキングして。
Ｓｉｎ、膜にする。
続いて、第３図（ｂ）に示すように、レジストを塗布し
、パタニングして、凹部上のみレジスト膜２０のマスク
パターンを形成する。
、パタニングして、凹部上のみレジスト膜２０のマスク
パターンを形成する。
第３図（Ｃ）に示すように、レジスト膜２０をマスクと
して、ウェットエツチング等の等方性エッングにより、
Ａｌ配線膜１６上のＳＯＧ膜をエツチング除去する。
して、ウェットエツチング等の等方性エッングにより、
Ａｌ配線膜１６上のＳＯＧ膜をエツチング除去する。
この時９等方性エツチングであるため、レジスト膜２０
の下の端部で、 ＳＯＧ膜１９が多少エツチングされ
て、 ＳＯＧ膜Ｉ９の端の突起が生じなくなって。
の下の端部で、 ＳＯＧ膜１９が多少エツチングされ
て、 ＳＯＧ膜Ｉ９の端の突起が生じなくなって。
ＡＩ配線膜１６とＳＯＧ膜１９の面が水平面上に並んで
平坦化する。
平坦化する。
このため、第３図（ｄ）に示すように、この上に第２
（７）ＣＶＤ−３ｉＯｔ膜２１を７．００ＯＡ（７）厚
すニ平坦状に形成することができる。
（７）ＣＶＤ−３ｉＯｔ膜２１を７．００ＯＡ（７）厚
すニ平坦状に形成することができる。
更に、第３図（ｅ）に示すように、第２のＣＶＤ−３ｉ
Ｏ□膜２１の上にスパッタによりＡｌ膜を７，０ＯＯＡ
の厚さに被覆し、パタニングして第２層のＡＩ配線膜２
２を形成する。
Ｏ□膜２１の上にスパッタによりＡｌ膜を７，０ＯＯＡ
の厚さに被覆し、パタニングして第２層のＡＩ配線膜２
２を形成する。
以上説明したように９本発明によれば、多層配線のＡＩ
！配線とＡｊ７配線の間隔が１．５μｍ以下になっても
、多層配線上の絶縁膜の平坦化が容易にでき、断線防止
、パターンの微細形成、マイグレーションの防止ができ
、従って、多層配線の形成及び信頼性の向上に寄与する
ところが第である。
！配線とＡｊ７配線の間隔が１．５μｍ以下になっても
、多層配線上の絶縁膜の平坦化が容易にでき、断線防止
、パターンの微細形成、マイグレーションの防止ができ
、従って、多層配線の形成及び信頼性の向上に寄与する
ところが第である。
第１図は本発明の原理説明図。
第２図は本発明の第１の実施例の工程順模式断面図。
第３図は本発明の第２の実施例の工程順模式断面図。
第４図は従来例の説明図である。
図において。
ｌは下地絶縁膜、 ２はＡｌ配線膜。
３は凹部、 ４は層間絶縁膜。
５はボイド、 ６はＳＯＧ膜。
７まレジスト膜、 ８は下地Ｓｉｎ、膜。
９よ第１層のＡｌ配線膜。
１０；！凹部、 ｔｉｌｔ第１ ノＣＶＤ
−３ｉＯｘ膜。 １２１第２ （７）ＣＶＤ−ＳｉＯｘ膜。 １３ｉボイド、 １４は第２層のＡｊ７Ａ７配
線膜５は下地ＳｉＯｘ膜、 １６は第１層のＡＩ！
配線膜。 １７マ凹部、１８ハ第１ ノＣＶＤ−３ｉＯｔ膜。 １９はＳＯＣ膜、２０はレジスト膜。 ２１ハ第２ （７）ＣＶＤ−３ｉＯｚ膜。 ２２は第２層のＡ１配線膜 本発明の第１の実旭脅・１のニオＬ噂目菓式前面同第
２ 図 本発明の原１！誂四゛図 解 １［！ｌ デ紬−束例 ｆ）盲愛＝ ロ月 同 第 ４ｔ２］
−３ｉＯｘ膜。 １２１第２ （７）ＣＶＤ−ＳｉＯｘ膜。 １３ｉボイド、 １４は第２層のＡｊ７Ａ７配
線膜５は下地ＳｉＯｘ膜、 １６は第１層のＡＩ！
配線膜。 １７マ凹部、１８ハ第１ ノＣＶＤ−３ｉＯｔ膜。 １９はＳＯＣ膜、２０はレジスト膜。 ２１ハ第２ （７）ＣＶＤ−３ｉＯｚ膜。 ２２は第２層のＡ１配線膜 本発明の第１の実旭脅・１のニオＬ噂目菓式前面同第
２ 図 本発明の原１！誂四゛図 解 １［！ｌ デ紬−束例 ｆ）盲愛＝ ロ月 同 第 ４ｔ２］
Claims (1)
- 【特許請求の範囲】 １）アルミニウム配線膜（２）間の凹部（３）を覆って
形成する層間絶縁膜（４）を、該凹部（３）の両側から
成長する層間絶縁膜（４）の端部が接触して、該層間絶
縁膜（４）の表面が平坦化する厚さまで成長することを
特徴とする多層配線の平坦化方法。 ２）アルミニウム配線膜（２）間の凹部（３）を覆って
、該アルミニウム配線膜（２）上にスピン・オン・グラ
ス（ＳＯＧ）膜（６）を被覆し、該凹部（３）上にレジ
スト膜（７）のパターンを形成し、該レジスト膜（７）
をマスクとして、等方性エッチングにより、該アルミニ
ウム配線膜（２）上のＳＯＧ膜（６）をエッチング除去
して、該凹部（３）内のみに該ＳＯＧ膜（６）を平坦に
残すことを特徴とする多層配線の平坦化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3436590A JPH03237721A (ja) | 1990-02-15 | 1990-02-15 | 多層配線の平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3436590A JPH03237721A (ja) | 1990-02-15 | 1990-02-15 | 多層配線の平坦化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237721A true JPH03237721A (ja) | 1991-10-23 |
Family
ID=12412141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3436590A Pending JPH03237721A (ja) | 1990-02-15 | 1990-02-15 | 多層配線の平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355867B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| DE102012106780A1 (de) | 2011-08-10 | 2013-02-14 | Daido Kogyo Co., Ltd. | Speichenrad |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334956A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置の製造方法 |
| JPS63318752A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1990
- 1990-02-15 JP JP3436590A patent/JPH03237721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334956A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置の製造方法 |
| JPS63318752A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
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| DE102012106780A1 (de) | 2011-08-10 | 2013-02-14 | Daido Kogyo Co., Ltd. | Speichenrad |
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