JPH03237835A - ネットワークを相互接続するブリッジ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ネットワークを相互接続するブリッジ回路お
よびその学習方法に係り、特に受信したメツセージを、
他のネットワークに送信するかどうかを判定するための
処理時間と、ネットワークを構成する局を自動的に学習
するための処理時間とを短縮することができるブリノン
回路に関する。

［従来の技術］ 第３図に、複数の局１１１ａ、］１２ａ、１１３ａを有
するローカルエリアネットワークＬＡＮａと、同じく複
数の局１１１ｂ、１１２ｂ、１１３ｂを有するローカル
エリアネットワークＬＡＮｂとをブリッジ回路４１によ
り相互接続した従来例を示す。ここでブリッジ回路４１
は特開昭６０−１５２１４５号公報の記載された動作を
行うものとする。

第４図にその詳細を示す。

第４図に示すように、ブリッジ回路４１は、通信制御用
ＩＣ５３，５５、マイクロプロセッサユニット（ＭＰＬ
Ｉ）６１、メモリコントローラ６５、内部バス６７．６
９、ＭＰＵバス７１、プログラムＲＡＭ７７、ＲＯＭ７
３、フィルタリングテーブル用ＲＡＭ７５、信号線８１
，８３、タイマ９１から構成されている。

ここで、相互接続しているネットワークはｌ５０８８０
２−４　トークンパッシングバスを採用しており、通信
制御用ＩＣ５３は上記公報に記載されたランスニ対応シ
、トークンバスコントローラ（ＴＢＣ）が用いられる。

また、フィルタリングテーブル用ＲＡＭ７５は、上記公
報に記載されたルックアンプ制御部、ルックアップＲＡ
Ｍ、新規発信元ＲＡＭに対応するものである。このフィ
ルタリングテーブル用ＲＡＭ７５は、局アドレスを格納
するメモリド、メモリに格納されている局アドレスの内
、比較すべき局アドレスが格納されている、あるいは格
納されるべきメモリのアドレスをハツシュ回路により局
アドレスから決定する回路とから構成される。

なお、図中５１ａ、５１ｂはそれぞれＬＡＮａＬＡＮｂ
の伝送路である。

以下、ＭＰＵ６１を用いたソフトウェアによる自動学習
、中継判定について第４図〜第６図を参照して説明する
。

ネットワークを構成する送信元局の自動学習上記公報に
記載されているように、ブリッジ回路４１は、受信した
メツセージの送信元アドレスと、送信元の局がどのネッ
トワークに属しているかを、自動的に学習させることに
よりブリッジ回路４１のフィルタリングテーブル用ＲＡ
Ｍ７５に格納する。

例えば、今、局１１１ａからのメツセージをブリッジ回
路４１が受信したとする。

通信制御用ＩＣ５３はメツセージのエラーチエツクを行
った後、内部バス６７を介してメモリコントローラ６５
に送信し、受信したメ・ノセージをメモリコントローラ
６５にバッファメモリ６３へ格納するよう指令する。そ
して信号線８１を介してＭＰＵ６１に割込み信号を発行
する。

ＭＰＵ６１は局１１１ａの局アドレスと、局１１１ａが
ネットワーク“ａ″に属しているという情報とがフィル
タリングテーブル用ＲＡＭ７５に格納されているかを検
索し、格納されていない場合はこれを格納する、即ち学
習する（第５図ステップ５０１，５０２）。

第６図（ａ）にネットワークＬＡＮａに属する局１１１
ａが送信元となった上記例の学習結果を示す。なお、第
６図（ｂ）は、局１１１ａに代わってネットワークＬＡ
Ｎｂに属する局１１２ｂが、上記例の後、送信元となっ
た場合の学習結果を示す。

このように、フィルタリングテーブル用ＲＡＭ７５には
ネットワークＬＡＮａとＬＡＮｂとの学習結果が共通に
格納される。従って、上記例において、このテーブルか
らの検索では、フィルタリングテーブル用ＲＡＭ７５に
格納されている全ての局のアドレスと、送信元箱１１１
ａの局アドレスとを一致するまで逐一比較している。

受信メツセージを送信するか否かの中継判定上記公報に
記載されているように、ブリッジ回路４１は、受信した
メツセージの受信先アドレスを持つ局が、どのネットワ
ークに属しているかを調へるために、自動学習によって
フィルタリングテーブル用ＲＡＭ７５に格納されている
送信元の局アドレスと、送信元箱が属しているネットワ
ークの情報を検索する（第５図ステップ５０３，５０４
）。

この検索においても、ネットワークＬＡＮａとＬＡＮｂ
とでテーブルが共通なため、フィルタリングテーブル用
ＲＡＭ７５に格納されている全ての局のアドレスと、受
信先のアドレスまたは送信元箱のアドレスとを逐一比較
している。

（１）フィルタリングテーブル用ＲＡＭ７５に受信先の
局のアドレスと、受信先の局がどのネットワークに属し
ているかを示す情報とが格納されている場合において（
第５図ステップ５０３でＹＥＳ）、■受信先の局と送信
元の局が同じネットワークに属していないときは、メツ
セージを受信先の局が属しているネットワークに送信す
る（第５図ステップ５０４，５０５）。

■同じネットワークに属しているときは、なにもしない
（第５図ステップ５０４，５０６）。

（２）フィルタリングテーブル用ＲＡＭ７５に受信先の
局のアドレスと、受信先の局がどのネットワークに属し
ているかを示す情報とが格納されていない場合は、すべ
てのネットワークに送信する（第５図ステップ５０３，
５０７）。

中継判定の具体的説明 （１）例えば局１１１ａと、局１１２ｂの通信（異なる
ネット通信）を考える。

ブリッジ回路４１は局１１１ａからのメツセージを受信
し、受信先の局である局１１２ｂがどのネットワークに
属しているかを調べるため、フィルタリングテーブル用
ＲＡＭ７５に局１１２ｂのアドレスが格納されているか
どうかを検索するように指示する。

（１）フィルタリングテーブル用ＲＡＭ７５に局１１２
ｂのアドレスと、局１１２ｂが、ネットワーク”ｂ　”
に属しているという情報とが格納されている場合は、ブ
リッジ回路４１はメツセージをバッファメモリ６３から
取り出してネットワーク“ｂ”に送信するよう通信制御
用ＩＣ５５に指示する（第５図ステップ５０３，５０４
，５０５）。

（２）格納されていない場合は、局１１２ｂがどちらの
ネットワークに接続されているか不明なため、同様にそ
のメソセージを送信するように通信制御用ＩＣ５５に指
示を送る（第５図ステップ５０３．５０７）。

（Ｉｆ）局１１１ａと、局１１３ａの通信（同一ネット
通信）を考える。

ブリッジ回路４１は局１１１ａからのメツセージを受信
し、受信先の局である局１１３ａがどのネットワークに
属しているかを調べるため、フィルタリングテーブル用
ＲＡＭ７５に局１１３ａのアドレスが格納されているか
どうかを検索するように指示する。

（１）フィルタリングテーブル用ＲＡＭ７５に局１１３
ａのアドレスと、局１１３ａがネットワーク“ａ　”に
属しているという情報とが格納されている場合は、メツ
セージをネットワーク“ｂ”に送信しない（第５図ステ
ップ５０３，５０４，５０６）。

（２）格納されていない場合は、局１１１ａと局＋１２
ｂの通信の場合（（Ｉ）の（２））と同様、送信する（
第５図ステップ５０３，５０７）。

［発明が解決しようとする課題］ しかしながら、上記従来技術では、受信したメツセージ
を他方のネットワークに送信するかどうかを判定する場
合と、ネｙ）ワーク上の局を自動的に学習する場合とに
おいて、フィルタリングテーブル用ＲＡＭが複数のネッ
トワークに共通使用されているため、フィルタリングテ
ーブル用ＲＡＭに格納されている全ての局のアドレスと
、受信先のアドレスまたは送信元層のアドレスとをソフ
トウェアによって逐一比較する必要がある。このため、
フィルタリングテーブル用ＲＡＭに格納される局の数が
増加すると、比較を行なう時間が増太し、ブリッジ回路
の処理時間が長くなるという欠点が出てくる。

またネットワークの伝送速度が大きく、ネットワーク上
に多くのメツセージが流れる場合、ブリッジ回路が輻轢
状態になり、中継できないフレームが発生する可能性も
あった。

本発明の目的は、ネットワークから受信したデータをメ
モリ（フィルタリングテーブル用ＲＡＭ）に格納する前
に、又は通信制御用ＩＣ等が加工処理する前に、受信し
たデータの送信元アドレスと受信先アドレスとをハード
ウェアで検出することによって、上記従来技術の欠点を
解消し、受信したメツセージを、中継するかどうかを判
定する処理時間と、ネットワークを構成する局を自動学
習するための処理時間とを短縮することができるネット
ワークを相互接続するブリッジ回路およびその学習方法
を提供することにある。

［課題を解決するための手段］ 本発明のネットワークを相互接続するブリ、ジ回路は、
複数の局を有し、各局が少なくとも受信先局アドレスと
送信元局アドレスとを含むメツセーフを送信するように
構成されている少なくとも２つのネットワークを相互接
続するためのブリッジ回路であって、前記ネットワーク
の動作を制御する通信制御論理回路手段によりメソセー
ジ格納手段に一時的にメツセージを格納した後、必要に
応じて他のネットワークに前記メツセージを中継するブ
リッジ回路において、各ネットワークが有する複数の局
について、局アドレスの少なくとも一部分のアドレスを
ネットワーク毎に格納するためのメモリ手段と、受信し
たメツセージを前記メツセージ格納手段に格納する前に
、前記メツセージから受信先局のアドレスを検出し、検
出した受信先局のアドレスと前記メモリ手段に格納され
ている格納アドレスとの一致／不一致を判定して、メツ
セージの中継／廃棄を決定する第１論理回路手段と、前
記メツセージから送信元局アドレスを検出して、前記メ
モリ手段に格納する第２論理回路手段とを備えて構成さ
れたものである。

そして、前記ブリッジ回路において、前記第１論理回路
手段および前記第２論理回路手段をネ。

トワークの動作を制御する前記通信制御論理回路手段の
前に配置することが好ましい。

また、前記第１論理回路手段が、受信したメツセージの
受信先局アドレスと前記メモリ手段に格納された局アド
レスの一致／不一致を判定するために、メツセージの受
信先局アドレスに基づいて、前記メモリ手段に格納され
ている局アドレスの内、比較すべき局アドレスが格納さ
れている前記メモリ手段のアドレスを決定する回路を有
することが好ましい。

さらに、前記第２論理回路手段が、メツセージから送信
元局アドレスを検出して、前記メモリ手段に格納するた
めに、受信したメツセージの送信元局アドレスに基づい
て、前記メモリ手段の格納すべきアドレスを決定する回
路を有するようにしてもよい。

また、本発明のネットワークを相互接続するブリッジ回
路の学習方法は、少なくとも２つのネットワークを相互
接続するブリッジ回路が、各ネットワークに属する複数
の局について、局アドレスの少なくとも一部分のアビレ
スをネットワーク毎に格納するためのメモリ手段を備え
、前記ブリッジ回路が少なくとも受信先アドレスと送信
元アドレスとを含むメツセージを受信したとき、送信元
局の属しているネットワークに対応する前記メモリ手段
に、前記送信元局のアドレスが格納されているか否かに
かかわらず、送信元局のアドレスの少なくとも一部分の
アドレスを前記メモリ手段に格納して、ネットワークに
属する送信元局の局アドレスを学習するようにしたもの
である。

ここで、局アドレスの少なくとも一部分のアドレスとし
たのは、局を特定するためには局アドレスの全部を必要
としない場合があり、この場合をも含めるためである。

［作用］ 各ネットワークの有する複数の局について、送信元局と
なったとき、その局を学習するために当該局情報を各ネ
ットワークに共通して格納するための共通メモリを設け
た場合には、その共通メモリに局情報として、局アドレ
スと、その局がどのネットワークに属するかの情報とを
格納する必要がある。他のネットワークに属する局アド
レスも混在して格納されるため、これを区別する必要が
あるからである。その結果、特定の局情報を得るために
は、メモリ手段の内容を逐一比較して行かなければなら
ない。この比較はソフトウェアによるため時間がかかる
。

ところが、各ネットワークの有する複数の局について、
局アドレスをネットワーク毎に格納するためのメモリ手
段を個別に設けた場合には、メツセージの送信元局が属
するネットワークに対応するメモリ手段に格納されてい
る局アドレスをメツセージから検索する限りにおいては
、当該メモリ手段に格納されている局アドレスは必ず当
該送信元層が属するネットワークに限られ、他のネット
ワークの局アドレスが格納されることはない。即ち、ネ
ットワークが特定されるメモリ手段には、送信元となる
自分のネットワークの局アドレスのみを格納するだけで
よい。その結果、ハードウェアによる高速検索が可能と
なる。

本発明は、このような観点から創作されたものである。

ネットワークから受信したメツセージをメツセージ格納
手段に格納する前に、又は通信制御用論理回路手段が加
工処理する前に、受信したメツセージの送信元局アドレ
スと受信先局アドレスとを検出する。

そして、検出した受信先局アドレスと、このアドレスに
対応するアドレスに格納されたメモリ手段のアドレスデ
ータとから、メツセージを他のネットワークに中継する
かどうかを判定するようにすると、局のアドレスとメモ
リ手段に格納されている局のアドレスとの比較時間が短
縮される。

また、検出した送信元アドレスを、ネットワークを構成
する局を自動的に学習するために、メモリ手段に格納す
るが、この際、送信元局のアドレスがメモリ手段に格納
されているか否かを判断することなく、送信元局のアド
レスをメモリ手段に格納してしまうと、学習時間が短縮
される。

［実施例］ 以下、本発明の一実施例を第１図により説明する。

第１図はローカルネットワークであるＬＡＮａとＬＡＮ
ｂとをブリッジ回路によって相互接続した状態を示して
いる。ここでＬＡＮａとＬＡＮｂは共に１ｓＯ８８０２
−４トークンパッシングバスを用いているものとする。

また、ブリッジ回路の構成要素に付した添字ａはＬ　Ａ
　Ｎ　ａ側の構成要素を、添字すはＬＡＮｂ側の構成要
素をそれぞれ示しており、２ポートメモリを除いては各
構成要素は個別に設けられている。なお、添字を省略し
た符号は両者に共通に使われる。

１１ａ、ｌｌｂはＬＡＮａ、ＬＡＮｂの伝送路、１２ａ
、１２ｂはモデムであって、伝送路１１ａ。

１１ｂとブリッジ回路との間に接続され各ネットワーク
とブリッジ回路から送出される信号の変復調を行う。１
３ａ、１３ｂはモデム１２ａ、１２ｂにそれぞれ接続さ
れ、本発明の主要部分をなす判定回路、１４ａ、１４ｂ
は判定回路１３ａ、１３ｂからの各出力を受けてトーク
ンパッシングバスのプロトコル制御を行う通信制御用Ｉ
Ｃ（トークンバスコントローラ）テアル。１５ａ、１５
ｂは判定回路１３ａ、＋３ｂとＭＰＵ１６ａ、１６ｂと
に接続され自動学習及びフレームの中継判定の際に用い
るフィルタリングテーブルが格納されるフィルタリング
テーブル用ＲＡＭ、ｌｅａ、１６ｂはブリッジ回路の全
体の制御を行うマイクロプロセッサユニット（ＭＰＵ）
、１７ａ、１７ｂは通信制御用ＩＣ１４ａ、１４ｂ、２
ボートメモリ１８に接続されたＭＰＵ１６ａ、１６ｂの
バス、１８はバス１７ａ、１７ｂ間に接続され中継すべ
き受信データが格納される２ポートメモリである。

ここで、注目すべき点は、アドレス情報の格納や中継の
判定を行う判定回路＋３ａ、１３ｂが、ソフトウェアで
動作するＭＰＵ１６ａ、１６ｂとは別個にハードウェア
として設けられ、しかも通信制御用ＩＣ１４ａ、１４ｂ
、又はフィルタリングテーブル用ＲＡＭ１５ａ、１５ｂ
よりも前段に設けられている点である。また、フィルタ
リングテーブル用ＲＡＭ１５ａ、１５ｂが各ネットワー
ク側それぞれ設けられている点である。

次に、上記判定回路１３ａ、１３ｂ（＋３）の詳細を第
２図に示す。２０．２１は４８ビツトのシフトレジスタ
であって、２０は送信元アドレス用、２１は受信先アド
レス用である。なお、４８ビツトは例示である。２２は
受信したフレームを通過（スルー）させつつ、そのフレ
ームが制御フレームかデータフレームかを判定する比較
器、２３は比較器２２のスルーフレーム出力を所定時間
遅延させる遅延回路、２４は判定用比較器２２又は比較
器２９の比較結果に応じてフレームの通過を制御するフ
レーム通過制御回路、２５．２６は４８ビツトのデータ
ラッチであり、２５は送信元アドレス用４８ｂｉｔシフ
トレジスタに格納された送信元アドレスをラッチする送
信元アドレス用、２６は受信先アドレス用４８ｂｉｔシ
フトレジスタ２１に格納された受信先アドレスをラッチ
する受信先アドレス用である。２７は判定用比較器２２
の出力があったときラッチ２５と２６との局アドレス出
力を読み込んで自動学習および受信したフレームを他の
ネットワークに中継するかどうかを判定処理する制御回
路（以下、ハツシュ回路制御部という）である。２８は
ハツシュ制御回路２７を介して入力された４８ビツトの
局アドレスからフィルタリングテーブル用ＲＡＭ１５中
の参照すべきアドレスを求めるハツシュ回路、２９はフ
ィルタリングテーブル用ＲＡＭ１５から読み出した局ア
ドレスとラッチ２６から送られてきたアドレスとを比較
する比較器、３０〜３５はこれらの構成要素間を結ぶ信
号線である。

なお、上記受信先アドレス用４８ｂｉｔシフトレジスタ
２１．制御／データフレーム判定用比較器２２．遅延回
路２３．フレーム通過制御回路２４、受信先アドレス用
４８ｂｉｔデータラツチ２６、ハツシュ回路制御部２７
．ハソ／ユ回路２Ｂ比較器２９から本発明の第１論理回
路手段が構成される。また、上記送信元アドレス用４８
ｂｉｔシフトレジスタ２０．送信元アドレス用４８ｂ　
ｉｔデータラッチ２５．ハツシュ回路制御部２７゜ハノ
７二回路２８から本発明の第２論理回路手段が構成され
る。

ここで、本発明の一実施例である第１図のブリッジ回路
が、ネットワークＬＡＮａから第７図に示すトークンバ
スフレームを受信した場合の動作を第８図を参照して説
明する。なお、第８図は便宜上ソフトウェアによって処
理されるように書かれているが、実際にはハードウェア
によって処理される。

受信したフレームはまず、モデム１２ａによって信号復
調され第１図に示した判定回路１３ａに人力される。判
定回路１３ａ内では、第２図に示すように、フレームは
シフトレジスタ２０，２１゜比較器２２．遅延回路２３
．フレーム通過制御回路２４の順で通過する。

人力されたフレームがユーザのデータを含むものか、あ
るいはネットワーク制御を行うものであるかを示すフレ
ーム中のフィールド、即ちｌ５Ｏ８８０２−４トークン
バスフレームのＦＣフィールドカ比較器２２に到達した
時、比較器２２は、ＦＣフイ−ルドを調べそのフレーム
が制御フレームであるか否かの判定を行う（第８図ステ
ップ８０１）。

制御フレームであった場合には、信号線３０を介して、
フレーム通過制御回路２４に、フレームを通過させるよ
う動作することを要求する（ステップ８０２）。

また、ユーザデータを含むフレームである場合には、信
号線３１を介してラッチ２５．２６にラッチ信号を送る
。

ここで、１ｓ０８８０２−４　トークンパッシングバス
のように、ユーザデータフレーム以外の制御フレーム、
例えば送信光層のアドレスを含むトークンフレームのよ
うに、自動学習のために利用できるフレームの場合も、
信号線３１を介して同様にう。

子信号を送るように構成することもできる。

ラッチ２５はシフトレジスタ２０を通過中の送信元局ア
ドレスフィールドＳＡ（第７図参照）をラッチし、ラッ
チ２６はシフトレジスタ２１を通過中の受信先局アドレ
スフィールドＤＡをラッチする（ステップ８０３）。

ハツシュ回路制御部２７は、信号線３１から送られてく
る比較器２２からの信号によってその動作を開始する。

ハツシュ回路制御部２７は、まずランチ２６がラッチし
た受信先局アドレスを信号線３３を介して受は取り、ハ
ツシュ回路２８に送る（ステップ８０４）。

ハツシュ回路２８は、受は取った４８ビツトの受信先局
アドレスをハノンー関数を用いてフィルタリングテーブ
ル用ＲＡＭ１５のアドレスに変換し、そのアドレスに格
納されている４８ビ、／トの局アドレスをＲＡＭ１５ａ
から取り出し、信号線３４を介して比較器２９に送る（
ステップ８０５）。

比較器２９は信号線３３から受は取ったフレームの受信
先局のアドレスと、フィルタリングテーブル用ＲＡＭ１
５から読み出した局アドレスとを比較する。すなわち、
受信先局がフレームを受信した側のネットワークにある
かどうかを検査する（ステップ８０６）。

この検査が中継判定となる。

比較した結果両者が異なる場合、すなわち、フレームの
受信先局がフレームを受信した側のネ。

トワークに無い場合、信号線３５を通じて比較器２９は
、フレーム通過制御回路２４にフレームを通過させるよ
うに指示を送る（ステップ８０７）。

受信したフレームは、これら一連の処理の間、遅延回路
２３内で時間調整され、フレーム通過制御回路２４がフ
レームを通過させるよう制御を行った時に、ちょうど遅
延回路２３を通過するよう構成されている。

そして第１図に示すように、通信制御用ＩＣ４ａとＭＰ
Ｕ１６ａによって受信処理され、２ボートメモリ１８に
格納される（ステップ８０８，８０９）。

ＭＰＵ１６ａは反対側のネットワークに接続されたＭＰ
Ｕ１６ｂに、フレームを送信するように依頼し、通信制
御用ＩＣ１４ｂ、モデム１２ｂを介してり、　Ａ　Ｎ　
ｂにフレームが中継される（ステップ８１Ｏ）。

一方、両者が同一の場合、すなわち、フレームの受信先
局がフレームを受信した側のネットワークに有る場合、
信号線３５を通じて比較器２９はフレーム通過制御回路
２４にフレームを破棄するように指示を送る（ステップ
８１１）。

これらの処理が行われている間、ハツシュ回路制御部２
７は、ラッチ２５がラッチした送信元局アドレスを信号
線３２を介して受は取り、ハツシュ回路２８に送る（ス
テ、ブ８１２）。

ハツシュ回路２８は、受は取った４８ビツトの送信元局
アドレスをハツシュ関数を用いてフィルタリングテーブ
ル用ＲＡＭ１５ａのアドレスに変換し、そのアドレスに
信号線３２を介して送られてきた４８ビツトの送信元局
アドレスを格納する（ステップ８１３）。

この格納がＬＡＮａに接続されている局のアドレスの自
動学習となる。

この際、フィルタリングテーブル用ＲＡＭ１５の各エン
トリに既述公報に記載されたエイジフィールドを設け、
ハツシュ回路２Ｂが生成したフィルタリングテーブル用
ＲＡＭ１５ａのアドレスから、格納されているデータを
読み出し、同一の局アドレスを格納しようとする際には
、そのエイジフィールドを更新するように構成すること
も可能である。

さらにハッンユ回路２８が生成したフィルタリングテー
ブル用ＲＡＭ］５ａのアドレスに局アドレスを格納する
際に、すでにその領域が異なる局アドレスの情報によっ
て使用されていた場合に、最も効率よく格納する手段を
さらに設けることも可能である。

次に、第３図および第９図を用いて上記実施例の学習結
果を説明する。

今、ネットワークＬＡＮａに属している局１ＩＩａから
のメツセージをブリノン回路４１が受信したとする。判
定回路１３ａは局１１１ａの局アドレスがＬ　Ａ　Ｎ　
ａ側のフィルタリングテーブル用ＲＡＭ１５ａに格納さ
れているかを検索する。ここで、局１１１ａがネットワ
ーク″ａ”に属しているという情報が格納されているか
を敢えて検索しないのは、それがＬＡＮａ側のフィルタ
リングテーブル用ＲＡＭ１５ａを検索すること自体に含
まれているからである。検索の結果、もし、格納されて
いない場合はこの局１１１ａのアドレスをＬＡ　Ｎ　ａ
　側のフィルタリングテーブル用ＲＡＭ１５ａに格納す
る（第９図（１）（ａ　））。次回に同様にして局１１
２ａからのメツセージをブリッジ回路４１が受信して、
検索の結果、もし格納されていない場合はこの局１１２
ａのアドレスを格納する（第９図（１）（ｂ　））。

次に、今度はネットワークＬＡＮｂに属する局１１２ｂ
からのメツセージをブリッジ回路４１が受信したとする
。判定回路１３ｂは局１１２ｂの局アドレスが、ＬＡＮ
ｂ側のフィルタリングテーブル用ＲＡＭ１５ｂに格納さ
れているかを検索する。もし、格納されていない場合は
この局アドレス１１２ｂをＬ　Ａ　Ｎ　ｂ側のフィルタ
リングテーブル用ＲＡＭ１５ｂに格納する（第９図（２
）（ａ　））。

次回に同様にして局１１３ｂからのメツセージをブリッ
ジ回路４Ｉが受信して、検索の結果、もし格納されてい
ない場合はこの局１１３ｂのアドレスを格納する（第９
図（２）（ｂ　））。

なお、第９図においてアドレス・・・ＡＤｉ、ＡＤ＋＋
Ｉ・・・、・・・ＡＤ］、ＡＤ　ｊ＋１・・・はハツシ
ュ関数を用いて変換されたテーブル用ＲＡ　Ｍ　１５　
ａ　、　　１５ｂのアドレスである。

このように、各フィルタリングテーブル用ＲＡＭ１５ａ
、１５ｂにはネットワークＬＡＮａとＬＡＮｂとの送信
元局アドレスの学習結果が別個に格納される。即ち、Ｌ
ＡＮａ側のテーブルにはＬＡＮａに属する局の局アドレ
スのみが自動学習により格納され、ＬＡＮｂ側のテーブ
ルにはＬＡＮｂに属する局の局アドレスのみが格納され
る。

従って、各テーブルからの検索で、従来のようにフィル
タリングテーブル用ＲＡＭ７５に格納されている全ての
局のアドレスと、受信先局のアドレスまたは送信元局の
局アドレスとを一致するまで逐一比較する必要はなく、
受信先局のアドレスとこのアドレスがアドレスデータと
して格納されているべきＲＡＭアドレスとの一回のハー
ドウェアによる比較で、データフレームを中継すべきか
否かの判定を行うことが可能となる。その結果、比較時
間を大幅に短縮することができる。

なお、第８図の中継判定を行うステップ８０６において
、フレームの受信先局がフレームを受信した側のネット
ワークに無い場合の態様としては、■受信先局は受信し
た側のネットワークに属しているけれども、未だ受信先
局が学習されていない場合と、■もともと受信先局が受
信した側のネットワークに属していない場合とがある。

これらの場合は、本実施例では共に送信するので、従来
と同じ結果が得られ問題はない。

また、第８図の学習を行うステップ８１２，８１３にお
いては、当該送信入局のアドレスがＲＡＭに格納されて
いるか否かの判断をすることなく、学習を行っているた
め、既に学習している送信元局のアドレスを重複登録す
ることになるが、送信元局のアドレスとＲＡＭのアドレ
スとは１対１に対応しているため、上書きされだけで何
ら支障はない。上書きに要する時間も、ソフトウェアに
よる判断を加えていないため問題とならない。

以上述べたように本実施例によれば、通信制御用ＩＣ１
４及びフィルタリングテーブル用ＲＡＭ１５との前段に
、判定回路１３を設けて２ポートメモＩＪ　１３にメツ
セージを格納する前にメツセージの中継判定をハードウ
ェアにて行うようにしたので、フィルタリングテーブル
用ＲＡＭに格納されている全ての局のアドレスと、受信
先のアドレスまたは送信入局のアドレスとをソフトウェ
アによって逐一比較する必要がなくなり、従って、フィ
ルタリングテーブル用ＲＡＭに格納される局の数が増加
しても、比較を行なう時間が増大しブリッジ回路の処理
時間が長くなるということがない。

また、処理時間が短縮されるので、ネットワークの伝送
速度が大きく、ネットワーク上に多くのメツセージが流
れる場合であっても、ブリッジ回路が幅部状態になって
中継できないフレームが発生すると゛いうこともなくな
る。

［効果］ 本発明によれば、次の効果を奏する。

（１）本発明のブリッジ回路によれば、受信メツセージ
がメツセージ格納手段に格納される前、又は通信制御用
ＩＣを介する前に、すべてをハードウェアで構成処理す
ることから、従来のように通信制御用論理回路手段によ
って受信メツセージが処理され、メツセージ格納手段に
格納されてから中継判定、自動学習処理を行っていた方
式のものに比して、受信したメツセージを中継するかど
うかを判定する処理時間と、ネットワークを構成する局
を自動学習するための処理時間とを大幅に改善すること
ができる。

（２）さらに、従来の処理方式では、通信制御用ＩＣの
処理仕様に合わせて中継判定、自動学習を構成する必要
があったが、本発明によれば、通信制御用１ｃの処理仕
様に依存することの無い、中継判定、自動学習処理を提
供することができる。

（３）本発明のブリッジ回路の学習方法によれば、送信
元の局アドレスが格納されているか否かを問わず、送信
元局アドレスを格納するため、格納されているか否かの
判断を行ってから学習するようにしていた従来の方法に
比して、効率的な学習を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブリッジ回路の構成図
、第２図は第１図の判定回路の構成図、第３図は従来と
本発明とに共通するネットワーク構成図、第４図は従来
例のブリッジ回路の構成図、第５図は従来例の学習・判
定処理フローチャート、第６図は従来例の学習後の共通
フィルタリングテーブル用ＲＡＭのテーブル内容を示す
図、第７図はトークンバスフレームの構成図、第８図は
本実施例のハードウェアによる学習・判定処理説明図、
第９図は本実施例の学習後の各ネットワーク側のテーブ
ル内容を示す図である。 １１ａ、ｌｌｂは伝送路、１２ａ、１２ｂはモデム、１
３ａ、１３ｂは第１論理回路手段および第２論理回路手
段としての判定回路、１４ａ、１４ｂは通信制御論理回
路手段としての通信制御用ＩＣ，Ｌ５ａ、１５ｂはメモ
リ手段としてのフィルタリングテーブル用ＲＡＭ、１６
ａ、１６ｂはＭＰＵ１１７ａ、ｌ　７ｂはＭＰＵバス、
１８はメツセージ格納手段としての２ボートメモリ、２
０は送信元アドレス用４８ｂｉｔンフトレジスタ、２１
は受信先アドレス用４８ｂ　ｉ　ｔンフレレジスタ、２
２は制御／データフレーム判定用比較器、２３は遅延回
路、２４はフレーム通過制御回路、２５は送信元アドレ
ス用４８ｂｉｔデータラツチ、２６は受信先アドレス用
４８ｂｉｔデータラツチ、２７はハノ７ユ回路制御部、
２８はハフフコ回路、２９は比較器、３０〜３５は信号
線である。 本実施例の７゛す１ン゛回路 第１図 ＞ｙ　）’７−りを相互接続する７’！ｂ７”回路第３
図 第５図 第６図 トークンへ〇ス７レームの構成 第７図 （１）ＬＡＮａ側のチー７゛ル （２）ＬＡＮｂ（ＩＩＩのテーフ゛ル 本実施例の学習後の各テーフ゛ル内容 第９図 ２４２−

Claims (1)

1. 【特許請求の範囲】 （１）複数の局を有し、各局が少なくとも受信先局アド
   レスと送信元局アドレスとを含むメッセージを送信する
   ように構成されている少なくとも２つのネットワークを
   相互接続するためのブリッジ回路であって、前記ネット
   ワークの動作を制御する通信制御論理回路手段によりメ
   ッセージ格納手段に一時的にメッセージを格納した後、
   必要に応じて他のネットワークに前記メッセージを中継
   するブリッジ回路において、 各ネットワークが有する複数の局について、局アドレス
   の少なくとも一部分のアドレスをネットワーク毎に格納
   するためのメモリ手段と、 受信したメッセージを前記メッセージ格納手段に格納す
   る前に、前記メッセージから受信先局のアドレスを検出
   し、検出した受信先局のアドレスと前記メモリ手段に格
   納されている格納アドレスとの一致／不一致を判定して
   、メッセージの中継／廃棄を決定する第１論理回路手段
   と、 前記メッセージから送信元局アドレスを検出して、前記
   メモリ手段に格納する第２論理回路手段と を備えたことを特徴とするネットワークを相互接続する
   ブリッジ回路。 （２）請求項１記載のブリッジ回路において、前記第１
   論理回路手段および前記第２論理回路手段をネットワー
   クの動作を制御する前記通信制御論理回路手段の前に配
   置したことを特徴とするネットワークを相互接続するブ
   リッジ回路。 （３）前記第１論理回路手段が、受信したメッセージの
   受信先局アドレスと前記メモリ手段に格納された局アド
   レスの一致／不一致を判定するために、 メッセージの受信先局アドレスに基づいて、前記メモリ
   手段に格納されている局アドレスの内、比較すべき局ア
   ドレスが格納されている前記メモリ手段のアドレスを決
   定する回路を有する ことを特徴とする請求項１または２に記載のネットワー
   クを相互接続するブリッジ回路。（４）前記第２論理回
   路手段が、メッセージから送信元局アドレスを検出して
   、前記メモリ手段に格納するために、 受信したメッセージの送信元局アドレスに基づいて、前
   記メモリ手段の格納すべきアドレスを決定する回路を有
   する ことを特徴とする請求項１ないし３のいずれかに記載の
   ネットワークを相互接続するブリッジ回路。 （５）少なくとも２つのネットワークを相互接続するブ
   リッジ回路が、各ネットワークに属する複数の局につい
   て、局アドレスの少なくとも一部分のアドレスをネット
   ワーク毎に格納するためのメモリ手段を備え、 前記ブリッジ回路が少なくとも受信先アドレスと送信元
   アドレスとを含むメッセージを受信したとき、送信元局
   の属しているネットワークに対応する前記メモリ手段に
   、前記送信元局のアドレスが格納されているか否かにか
   かわらず、送信元局のアドレスの少なくとも一部分のア
   ドレスを前記メモリ手段に格納して、 ネットワークに属する送信元局の局アドレスを学習する
   ようにしたことを特徴とするネットワークを相互接続す
   るブリッジ回路の学習方法。