JPH03238867A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH03238867A JPH03238867A JP3542490A JP3542490A JPH03238867A JP H03238867 A JPH03238867 A JP H03238867A JP 3542490 A JP3542490 A JP 3542490A JP 3542490 A JP3542490 A JP 3542490A JP H03238867 A JPH03238867 A JP H03238867A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタ（以下ＭＩ
Ｓ−ＦＥＴと記す）に関し、特にゲートとソース・ドレ
インの構造に関する。
Ｓ−ＦＥＴと記す）に関し、特にゲートとソース・ドレ
インの構造に関する。
従来、動作速度の向上のため、短チヤネル化によるしき
い値電圧の低下やパンチスルー現象に強いＭＩＳ−ＦＥ
Ｔとしては、第４図の断面図に示すように、ゲート絶縁
膜４と半導体基板ｌとの間の界面に対し、ソース２およ
びドレイン３と絶縁膜４との間の界面が、上方に位置す
る埋め込みゲート型ＭＩＳ−ＦＥＴがある。
い値電圧の低下やパンチスルー現象に強いＭＩＳ−ＦＥ
Ｔとしては、第４図の断面図に示すように、ゲート絶縁
膜４と半導体基板ｌとの間の界面に対し、ソース２およ
びドレイン３と絶縁膜４との間の界面が、上方に位置す
る埋め込みゲート型ＭＩＳ−ＦＥＴがある。
上述した従来の埋め込みゲート型ＭＩ Ｓ −ＦＥＴは
、第４図のように、ゲート電極５の側面とソース領域２
とが、溝の側面の絶縁膜４を間にして接しており、第５
図の断面図に示すような、半導体基板ｌの上面に、チャ
ンネル領域を隔てて相対してソース領域２とドレイン領
域３を形威し、チャンネル領域の上に、ゲート絶縁膜４
を介してゲート電極５を設けてなる通常構造のＭＩＳ−
ＦＥＴに比べ、ゲート電極５とソース領域２との間に形
威される寄生容量が特に大きくなっているため、短チャ
ンネル化による動作速度の向上が減殺されるという欠点
がある。
、第４図のように、ゲート電極５の側面とソース領域２
とが、溝の側面の絶縁膜４を間にして接しており、第５
図の断面図に示すような、半導体基板ｌの上面に、チャ
ンネル領域を隔てて相対してソース領域２とドレイン領
域３を形威し、チャンネル領域の上に、ゲート絶縁膜４
を介してゲート電極５を設けてなる通常構造のＭＩＳ−
ＦＥＴに比べ、ゲート電極５とソース領域２との間に形
威される寄生容量が特に大きくなっているため、短チャ
ンネル化による動作速度の向上が減殺されるという欠点
がある。
上記課題に対し本発明による絶縁ゲート型電界効果トラ
ンジスタでは、半導体基板上のチャンネル領域を間にし
て設けられているソース領域とドレイン領域のうち、前
記ソース領域とチャンネル領域を同一平面上にあるよう
にして、チャンネル領域上面のゲート酸化膜を介して設
けられているゲート電極と前記ソース領域との間の寄生
容量を小さくし、さらに、前記ドレイン領域の上面を前
記チャンネル領域の上面より高い位置にあらしめている
。
ンジスタでは、半導体基板上のチャンネル領域を間にし
て設けられているソース領域とドレイン領域のうち、前
記ソース領域とチャンネル領域を同一平面上にあるよう
にして、チャンネル領域上面のゲート酸化膜を介して設
けられているゲート電極と前記ソース領域との間の寄生
容量を小さくし、さらに、前記ドレイン領域の上面を前
記チャンネル領域の上面より高い位置にあらしめている
。
つぎに本発明を実施例により説明する。
第１図は本発明の第１の実施例の断面図である。
第１図において、１はｐ型の半導体基板、２はｎ型のソ
ース領域、３は同じくｎ型でその接合底面が半導体基板
面上面と同じ高さにあるドレイン領域、４はソース領域
２とドレイン領域３との間のチャンネル領域上面を被う
４００人厚０ゲート酸化膜（絶縁膜）、５は、ゲート酸
化膜４の上に形威されたポリシリコンのゲート電極、７
は、表面保護のＰＳＧ膜６．６’にあけられたコンタク
トホールを通してソース領域２とドレイン領域３から引
き出されたアルミ電極である。
ース領域、３は同じくｎ型でその接合底面が半導体基板
面上面と同じ高さにあるドレイン領域、４はソース領域
２とドレイン領域３との間のチャンネル領域上面を被う
４００人厚０ゲート酸化膜（絶縁膜）、５は、ゲート酸
化膜４の上に形威されたポリシリコンのゲート電極、７
は、表面保護のＰＳＧ膜６．６’にあけられたコンタク
トホールを通してソース領域２とドレイン領域３から引
き出されたアルミ電極である。
このような本発明のＭＩＳ−ＦＥＴでは、ゲート電極５
とソース領域２とは、第４図の従来例のように面どうし
の重なりをもたないのでゲート・ソース間寄生容量は小
さく、またパンチスルーも起こらない。
とソース領域２とは、第４図の従来例のように面どうし
の重なりをもたないのでゲート・ソース間寄生容量は小
さく、またパンチスルーも起こらない。
つぎに第２図（ａ）〜（ｄ）および第１図により第１図
のトランジスタの製造工程について説明する。
のトランジスタの製造工程について説明する。
まず第２図（ａ）において、ｐ型半導体基板１を熱酸化
して厚さ３００人の絶縁層８を形成し、つぎに、将来ド
レイン領域となるｎ型層３′をイオン注入で形成する。
して厚さ３００人の絶縁層８を形成し、つぎに、将来ド
レイン領域となるｎ型層３′をイオン注入で形成する。
つぎに第２図（ｂ）のように、ＣＶＤ法によりＰＳＧ膜
６を４０００人程度堆積し、その上にレジストパターン
を形威し、レジストパターンをマスクにＰＳＧ膜６をリ
アクティブイオンエツチング法によりエツチングを行い
、レジストを除去した後、Ｐ Ｓ ＧＩＩＥ ６をマス
クに、ｎ型不純物層３′の不要部分をエツチング除去し
、それからシリコン基板表面に熱酸化法によりゲート酸
化膜４さ４００人形成する。つぎに、第２図（Ｃ）のよ
うに、ポリシリコンゲート電極５を形成し、つぎに同図
（ｄ）のように、ゲート電極５をマスクにｎ型のソース
領域２をイオン注入により形成する。それから、第１図
の完成断面図のように、パッシベーション膜としてＰＳ
Ｇ膜６′をＣＶＤ法により形成し、不純物活性化の熱処
理を行い、ソース・ドレイン・ゲートのコンタクトホー
ルを形威し、最後にアルミ配線７を引出す。
６を４０００人程度堆積し、その上にレジストパターン
を形威し、レジストパターンをマスクにＰＳＧ膜６をリ
アクティブイオンエツチング法によりエツチングを行い
、レジストを除去した後、Ｐ Ｓ ＧＩＩＥ ６をマス
クに、ｎ型不純物層３′の不要部分をエツチング除去し
、それからシリコン基板表面に熱酸化法によりゲート酸
化膜４さ４００人形成する。つぎに、第２図（Ｃ）のよ
うに、ポリシリコンゲート電極５を形成し、つぎに同図
（ｄ）のように、ゲート電極５をマスクにｎ型のソース
領域２をイオン注入により形成する。それから、第１図
の完成断面図のように、パッシベーション膜としてＰＳ
Ｇ膜６′をＣＶＤ法により形成し、不純物活性化の熱処
理を行い、ソース・ドレイン・ゲートのコンタクトホー
ルを形威し、最後にアルミ配線７を引出す。
第３図は本発明の第２実施例としての、ｎチャネルデュ
アルゲー）ＭＯＳＦＥＴの断面図である。
アルゲー）ＭＯＳＦＥＴの断面図である。
本実施例は、左半分の第１ＦＥＴのみ本発明を適用し、
右半分の第２ＦＥＴは従来の埋め込みゲート型１／ｌ０
８ＦＥＴとなっている。第３図で、ｌはＰ型半導体基板
、４はゲート酸化膜（４００Ａ）、３はドレインｎ型不
純物領域、３′はアイランドｎ型不純物領域、２はソー
スｎ型不純物領域、５は第１ゲート電極（ポリシリコン
）、５′は第２ゲート電極（ポリシリコン）、６，６′
はＰＳＧ膜である。本実施例２により、ゲート・ソース
間の重なり容量が小さく動作速度の速いデュアルゲー）
ＭＯＳＦＥＴを得ることが可能となる。
右半分の第２ＦＥＴは従来の埋め込みゲート型１／ｌ０
８ＦＥＴとなっている。第３図で、ｌはＰ型半導体基板
、４はゲート酸化膜（４００Ａ）、３はドレインｎ型不
純物領域、３′はアイランドｎ型不純物領域、２はソー
スｎ型不純物領域、５は第１ゲート電極（ポリシリコン
）、５′は第２ゲート電極（ポリシリコン）、６，６′
はＰＳＧ膜である。本実施例２により、ゲート・ソース
間の重なり容量が小さく動作速度の速いデュアルゲー）
ＭＯＳＦＥＴを得ることが可能となる。
以上説明したように本発明は、ソース領域とチャンネル
領域を同一平面、すなわち、ソース・絶縁膜界面とゲー
ト絶縁膜・半導体基板界面を同一平面上に、さらにドレ
イン・絶縁膜界面をゲート絶縁膜・半導体基板界面より
上方に位置させる構造とすることにより、ゲート・ソー
ス間の重なり容量を増すことなく短チヤネル化による、
パンチスルー現象やしきい値電圧低下現象の生じにくい
高速動作のＭＩＳ−ＦＥＴを得ることが可能となる。
領域を同一平面、すなわち、ソース・絶縁膜界面とゲー
ト絶縁膜・半導体基板界面を同一平面上に、さらにドレ
イン・絶縁膜界面をゲート絶縁膜・半導体基板界面より
上方に位置させる構造とすることにより、ゲート・ソー
ス間の重なり容量を増すことなく短チヤネル化による、
パンチスルー現象やしきい値電圧低下現象の生じにくい
高速動作のＭＩＳ−ＦＥＴを得ることが可能となる。
第１図は本発明の第１実施例の断面図、第２図（ａ）〜
（ｄ）は第１図のＭＩＳＦＥＴの製造工程を説明するた
めの工程順の断面図、第３図は本発明の第２実施例の断
面図、第４図は従来の埋込みゲー）ＭＯＳＦＥＴの断面
図、第５図は通常のｎチャンネルＭＯ３ＦＥＴの断面図
である。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型ソ
ース領域、３・・・・・・ｎ型ドレイン領域、４・・・
・・・ゲート酸化膜、５・・・・・・ポリシリコンゲー
ト電極、６・・・・・・Ｐ Ｓ Ｇ膜、７・・・・・・
アルミ配線。
（ｄ）は第１図のＭＩＳＦＥＴの製造工程を説明するた
めの工程順の断面図、第３図は本発明の第２実施例の断
面図、第４図は従来の埋込みゲー）ＭＯＳＦＥＴの断面
図、第５図は通常のｎチャンネルＭＯ３ＦＥＴの断面図
である。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型ソ
ース領域、３・・・・・・ｎ型ドレイン領域、４・・・
・・・ゲート酸化膜、５・・・・・・ポリシリコンゲー
ト電極、６・・・・・・Ｐ Ｓ Ｇ膜、７・・・・・・
アルミ配線。
Claims (1)
- 一導電型の半導体基板のチャンネル領域を間にして反対
導電型のソース領域とドレイン領域が設けられ、かつ、
前記チャンネル領域の上面にはゲート絶縁膜を介してゲ
ート電極が設けられている絶縁ゲート型電界効果トラン
ジスタにおいて、前記ソース領域とチャンネル領域とが
一平面上にあり、さらに、前記ドレイン領域の上面が前
記チャンネル領域の上面より上方に位置されていること
を特徴とする絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542490A JPH03238867A (ja) | 1990-02-15 | 1990-02-15 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542490A JPH03238867A (ja) | 1990-02-15 | 1990-02-15 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238867A true JPH03238867A (ja) | 1991-10-24 |
Family
ID=12441489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3542490A Pending JPH03238867A (ja) | 1990-02-15 | 1990-02-15 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177278A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | スタティック型半導体記憶装置 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
-
1990
- 1990-02-15 JP JP3542490A patent/JPH03238867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177278A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | スタティック型半導体記憶装置 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
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