JPH0228270B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積化に適した高速な半導体装置お
よびその製造方法に関するものである。

（従来技術） 従来この種の装置としては第３図に述べる構成
を有するものが提案されている。

すなわち、例えばｐ型の単結晶半導体基板１の
上に、ｐ型を有するチヤネル領域としての単結晶
半導体領域２が素子分離用絶縁層５を介して形成
されているとともにｎ型を有し、かつ単結晶半導
体領域２に比し高い不純物濃度を有するソース領
域及びドレイン領域としての単結晶半導体領域３
及び４が単結晶半導体領域２と並置連接され、か
つ絶縁層５を介して単結晶半導体基板１の上に形
成されている。

また、ゲート電極材料６がゲート絶縁層７を介
して単結晶半導体領域２の上に形成されている。

さらに、単結晶半導体領域３，４及びゲート電
極材料６にそれぞれソース電極８、ドレイン電極
９、ゲート電極１０及び基板電極１１がオーミツ
クに付されている。

以上が従来提案されている半導体装置の構成で
ある。

このような構成を有する従来の金属−絶縁層−
半導体（以下MISという）トランジスタにおいて
ｐ型を有するチヤネル領域２は次の方法で形成さ
れる。すなわち、素子分離用絶縁層５の上にｐ型
を有する単結晶領域の島が形成される。ゲート絶
縁層７の上にゲート電極材料６をホトリソグラフ
イ技術を用いて加工・形成する。次にゲート電極
材料６をマスクとしてｎ型不純物の添加を施し、
ｎ型を有する単結晶領域のソース３及びドレイン
４を形成する。このとき、ゲート電極材料６の下
に位置するチヤネル領域２にはｎ型不純物が添加
されないのでｐ型のままであり、該ｐ型単結晶領
域２にチヤネルが形成される。

以上の説明から明らかなとおり、ｐ型単結晶領
域２の長さ、すなわちチヤネル長はゲート電極材
料６の長さによつて決定される。

（発明が解決しようとする問題点） 第３図に示す構造のトランジスタの高速化を達
成する手段として、チヤネル長を短くする方法が
有効な手段であるが、上記のとおりチヤネル長は
ゲート電極材料６の長さで決まるため、高速化を
実現するにはゲート電極材料６を微細化しなけれ
ばならない。しかるにゲート電極材料６はホトリ
ソグラフイ技術を用いて加工・形成されるため、
ホトリソグラフイ技術で得られる微細化の限界で
ゲート電極材料６の小形化が制約されるという欠
点があつた。

（問題点を解決するための手段） 本発明は上記の欠点を除去するため、チヤネル
長をホトリソグラフイ技術によらず短くできるト
ランジスタを形成したもので、その目的は高集積
化に適した高速な半導体装置およびその製造方法
を提供することにある。

上記の目的を達成するため、本発明は内部に埋
込み絶縁層を有するか、あるいは表面近傍を除い
て絶縁層で構成されている単結晶絶縁性半導体基
板上に、第１の導電型を有するチヤネル領域とし
ての第１の単結晶半導体領域が形成されていると
ともに、前記の第１の導電型とは逆の第２の導電
型を有し、かつ前記第１の単結晶半導体領域に比
し高い不純物濃度を有するソース領域またはドレ
イン領域としての第２及び第３の単結晶半導体領
域が、前記第１の単結晶半導体領域と連接して形
成された、金属−絶縁層−半導体構成の電界効果
トランジスタにおいて、前記の第２または第３の
単結晶半導体領域の内、一方が前記のチヤネル領
域としての第１の単結晶半導体領域の上部に連接
して配置され、他方は前記の第１の単結晶半導体
領域の側面において、かつ前記の第２の単結晶半
導体領域とはなして周囲に配置され、かつ前記の
第１の単結晶半導体領域の側面で周囲に、前記の
第２及び第３の単結晶半導体領域に実質的にまた
がるようにゲート絶縁層及びゲート電極が配置さ
れることを特徴とする半導体装置を発明の要旨と
するものである。

さらに本発明は内部に埋込み絶縁層を有する
か、あるいは表面近傍を除いて絶縁層で構成され
ている単結晶絶縁性半導体基板上に、第１の導電
型を有するチヤネル領域としての第１の単結晶半
導体領域が形成されているとともに、前記の第１
の導電型とは逆の導電型を有し、かつ前記第１の
単結晶半導体領域に比し高い不純物濃度を有する
ソース領域またはドレイン領域としての第２及び
第３の単結晶半導体領域が、前記第１の単結晶半
導体領域と連接して形成された、金属−絶縁層−
半導体構成の電界効果トランジスタにおいて、前
記の第２または第３の単結晶半導体領域の内、一
方が前記のチヤネル領域としての第１の単結晶半
導体領域の上部に連接して配置され、他方は前記
の第１の単結晶半導体領域の側面において、かつ
前記の第２の単結晶半導体領域とはなして周囲に
配置され、かつ前記の第１の単結晶半導体領域の
側面で周囲に、前記の第２及び第３の単結晶半導
体領域に実質的にまたがるようにゲート絶縁層及
びゲート電極が配置されることを特徴とする半導
体装置を少なくとも２個使用した場合、前記装置
の一方の第１、第２、第３の単結晶半導体領域の
導電型に対し、前記装置の他の一方の装置の第
１、第２、第３の単結晶半導体領域の導電型をす
べて逆にして併置し、前記装置でCMOSインバ
ータを構成することを特徴とした半導体装置を発
明の要旨とするものである。

さらに本発明は酸素または窒素のイオン注入で
形成した埋め込み型絶縁層の上に位置する単結晶
半導体領域を、該絶縁層上面に対する垂直断面
が、主部とこれを囲む両翼部とを有するように凸
字状に加工する工程と、第１の導電型を有する前
記の主部の上面及び両翼部に、第１の単結晶半導
体領域とは逆の第２の導電型を有する高不純物濃
度のソース及びドレイン領域を互いにはなして自
己整合法により形成する工程と、前記の主部の４
つの側面に、前記のソース及びドレイン領域に実
質的にまたがるようにゲート絶縁層を形成する工
程と、さらに前記のゲート絶縁層の表面で、かつ
前記の主部の側面を囲むようにゲート電極を形成
する工程とを備えることを特徴とする半導体装置
の製造方法を発明の要旨とするものである。

（実施例） 次に本発明の実施例を説明する。なお実施例は
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。

第１図は本発明の半導体装置の実施例を示すも
のであつて、CMOSインバータを構成した場合
の例である。なお該第１図はｎチヤネルおよびｐ
チヤネルMISトランジスタの断面が凸字状の場合
である。第１図において、１は単結晶半導体基
板、２は能動領域、３はソース領域、４はドレイ
ン領域、５は素子分離用絶縁層、６はゲート電極
材料、７はゲート絶縁層である。この構成をさら
に説明すると、単結晶半導体基板１上に素子分離
用絶縁層５が形成されており、右側の断面が凸字
形の単結晶領域には上部にn⁺型領域のソースが
形成され、この下部にはｐ型の能動領域２が形成
され、この能動領域の下部の周囲にはn⁺型領域
のドレインが形成され、ソース３及びドレイン４
の間には能動領域２の周囲に、ゲート絶縁層７を
介してゲート電極材料６が配置されている。左側
の凸字形の半導体領域には、右側の導電型と反対
の導電型の領域が形成され、全体としてCMOS
インバータが構成されている。

CMOSインバータを構成したとき、８のソー
ス電極には正の電圧を印加し、８′のソース電極
は接地する。このとき、１０のゲート電極は入力
信号の端子に、９のドレイン電極は出力信号の端
子となる。１１は単結晶基板１に電位を与える電
極である。

第２図において、ｎチヤネルおよびｐチヤネル
MISトランジスタのチヤネル長はソース領域３と
能動領域２とが形成するpn接合の深さ（第２図
ｅのｌ）によつて決定され、ホトリソグラフイ技
術からくる微細化の制限に依存しない。すなわ
ち、該pn接合を深くするようソース領域３を形
成すると、深さに応じてチヤネル長は短くなり、
チヤネル長1μｍ以下の形成も容易である。第３
図に示す構造のMISトランジスタにおいて、ドレ
イン領域４およびソース領域３を形成後、高温熱
処理によりｎ型不純物をｐ型の能動領域２へ拡散
させ、該能動領域の長さを短くすることでチヤネ
ル長も短くすることができる。しかるに、この方
法でチヤネル長を短くすると、ゲート絶縁層７を
介してドレイン４およびソース３とゲート電極材
料６との間に大きな寄生容量が発生し、トランジ
スタの速度を低下させる一因となる。

一方、本発明によるMISトランジスタの構造に
おいては、ゲート電極材料６の堆積膜厚および加
工量を制御することにより、前記の寄生容量を増
大させることなくチヤネル長を短くすることがで
きる。すなわち、ドレイン領域４とゲート電極材
料６で形成される寄生容量は、ゲート電極材料の
堆積膜厚によつて決まり、堆積膜厚を制御するこ
とで該寄生容量を小さくすることができる。ま
た、ソース領域３とゲート電極材料６で形成され
る寄生容量はゲート電極材料の加工量を最適化す
ることにより小さく抑えることができる。この加
工量の最適化については、後の製造法で詳しく説
明する。

さらにこの構造のトランジスタではゲート絶縁
層７が単結晶半導体基板１に対してほぼ垂直とな
る面内に形成されるため平面図上では第３図に示
す能動領域２が存在せず、かつチヤネル領域を能
動領域２の周囲に形成できるので微小面積内に有
効にチヤネル幅を採れることになり、本発明のト
ランジスタは大幅に小形化できる。

また、この構造のトランジスタでは絶縁層５に
より単結晶半導体基板１とは分離されているた
め、CMOS構成としても寄生サイリスタ効果に
よる誤動作は生じない。

上記の説明においては、絶縁層５の下部に単結
晶半導体基板１がある場合について説明してある
が、この単結晶半導体基板１の代わりに絶縁層が
存在してもよい。換言すれば絶縁層５以下がすべ
て絶縁層であつても、前述の場合と同様の作用及
び効果を有するものである。

次に本発明装置の製造法の一実施例を第２図に
示す。

(a) 例えば比抵抗1000Ωcm程度の単結晶半導体基
板１の内部に素子分離用絶縁層５を形成する。
この構造は例えばイオン注入法によつて酸素イ
オンを加速エネルギー80KeV、注入量1.0×
10¹⁸個／cm²打込み、その後所定の温度例えば
1150℃で所定の時間例えば２時間熱アニールす
ると実現できる。

(b) 絶縁層５の上の単結晶領域にｎ型またはｐ型
の不純物をイオン注入法等の手段により添加し
た後、該単結晶領域の内、不要な領域をエツチ
ングで除去して所望の不純物濃度を有するｎ型
またはｐ型の能動領域２を形成する。

(c) レジスト等のマスク材を用いて能動領域２を
異方性エツチング特性を有するエツチング法を
用いて凸字状に加工する。このとき、加工面Ａ
（図中に示す）と絶縁層５とがなす角θ（図中に
示す）が直角または鈍角となるように能動領域
２を加工する。

(d) 能動領域２と逆の導電性を与える不純物を能
動領域２に高濃度にイオン注入し、ソース領域
３およびドレイン領域４を形成する。このと
き、前記のとおりθは直角または鈍角であるた
め、絶縁層５に対するイオン注入角を０度と設
定すれば、自動的にソース領域３とドレイン領
域４は分離される。なお、ソース領域３とドレ
イン領域４との距離ｌ（図中に示す）がチヤネ
ル長となるが、このｌは工程(c)における加工量
すなわちエツチング深さと工程(d)におけるソー
ス領域３の深さのみによつて決定されることは
明らかである。

(e) ゲート絶縁層７を能動領域２、ソース３及び
ドレイン４の周囲に形成した後、ゲート電極材
料として例えばｎ型の多結晶シリコン６を堆積
し、異方性のエツチング特性を有するエツチン
グ法を用いて該多結晶シリコンを加工する。こ
のとき、エツチング方向に対し多結晶シリコン
が厚く堆積されている部分およびゲート電極形
成領域を除いて多結晶シリコンが除去される。
なお、多結晶シリコン６とソース領域３とで構
成する寄生容量を小さくすることがトランジス
タの高速化を図る上で重要であることは前述し
たが、この製造方法においては多結晶シリコン
の加工量を調整することでチヤネル長に応じた
ゲート長Ｌ（図中に示す）を定めることが可能
であり、該寄生容量を小さく抑えることができ
る。

(f) 絶縁層１２を堆積した後、コンタクトホール
を開け、電極８，８′，９，１０，１１を形成
してCMOSインバータが完成する。

以上説明したように本発明の製造方法の特徴
は、異方性エツチング法を活用してホトリソグラ
フイ技術に制約を受けない短チヤネルMISトラン
ジスタを製造することにある。

（発明の効果） 以上説明したように、本発明の半導体装置によ
れば、チヤネル長を短くして高速なトランジスタ
を実現できる。利点を以下にまとめる。

(イ) 絶縁層上に形成された単結晶の島を凸字状ま
たはＬ字状に加工する際の加工量と、ソース領
域と能動領域が形成するpn接合の深さとでチ
ヤネル長を決定することができ、微細化の際に
ホトリソグラフイ技術の制約を受けない。

(ロ) トランジスタの速度を制約する一因となる、
ソースおよびドレインとゲート電極材料とで構
成する寄生容量をチヤネル長を短くしても小さ
く抑えることができる。

(ハ) 従来の装置とは異なり、チヤネルが形成され
る能動領域が平面パターン上に現われない構造
となつていること、及び能動領域内においてチ
ヤネルが該能動領域の周囲に形成されるため微
小面積内でも十分な幅のチヤネル幅を実現でき
ることによつて装置の大幅な小形化が達成でき
る。

(ニ) トランジスタを絶縁層で単結晶基板より分離
しているため、CMOS構成を採用しても寄生
サイリスタによる誤動作が全く生じない。

(ホ) 本製造方法においては異方性エツチングを活
用するが、このエツチングは微細化MOSの製
造法において多用されるリアクテイブイオンエ
ツチング法を用いて実現できる。したがつて本
発明装置を実現するに当たり、従来から使用さ
れている装置のみを用いることができ、新しい
装置を必要としない。

等の効果を有する。

【図面の簡単な説明】

第１図は本発明装置の一実施例の断面図、第２
図は本発明装置の製法の一実施例、第３図は従来
の半導体装置の断面図を示す。 １……単結晶半導体基板、２……能動領域、
３，４……単結晶半導体領域、５……素子分離用
絶縁層、６……ゲート電極材料、７……ゲート絶
縁層、８，８′……ソース電極、９……ドレイン
電極、１０……ゲート電極、１１……単結晶半導
体基板の電極、１２……保護用絶縁層。

Claims (1)

1. 【特許請求の範囲】 １ 内部に埋込み絶縁層を有するか、あるいは表
   面近傍を除いて絶縁層で構成されている単結晶絶
   縁性半導体基板上に、第１の導電型を有するチヤ
   ネル領域としての第１の単結晶半導体領域が形成
   されているとともに、前記の第１の導電型とは逆
   の第２の導電型を有し、かつ前記第１の単結晶半
   導体領域に比し高い不純物濃度を有するソース領
   域またはドレイン領域としての第２及び第３の単
   結晶半導体領域が、前記第１の単結晶半導体領域
   と連接して形成された、金属−絶縁層−半導体構
   成の電界効果トランジスタにおいて、前記の第２
   または第３の単結晶半導体領域の内、一方が前記
   のチヤネル領域としての第１の単結晶半導体領域
   の上部に連接して配置され、他方は前記の第１の
   単結晶半導体領域の側面において、かつ前記の第
   ２の単結晶半導体領域とはなして周囲に配置さ
   れ、かつ前記の第１の単結晶半導体領域の側面で
   周囲に、前記の第２及び第３の単結晶半導体領域
   に実質的にまたがるようにゲート絶縁層及びゲー
   ト電極が配置されることを特徴とする半導体装
   置。 ２ 内部に埋込み絶縁層を有するか、あるいは表
   面近傍を除いて絶縁層で構成されている単結晶絶
   縁性半導体基板上に、第１の導電型を有するチヤ
   ネル領域としての第１の単結晶半導体領域が形成
   されているとともに、前記の第１の導電型とは逆
   の第２の導電型を有し、かつ前記第１の単結晶半
   導体領域に比し高い不純物濃度を有するソース領
   域またはドレイン領域としての第２及び第３の単
   結晶半導体領域が、前記第１の単結晶半導体領域
   と連接して形成された、金属−絶縁層−半導体構
   成の電界効果トランジスタにおいて、前記の第２
   または第３の単結晶半導体領域の内、一方が前記
   のチヤネル領域としての第１の単結晶半導体領域
   の上部に連接して配置され、他方は前記の第１の
   単結晶半導体領域の側面において、かつ前記の第
   ２の単結晶半導体領域とはなして周囲に配置さ
   れ、かつ前記の第１の単結晶半導体領域の側面で
   周囲に、前記の第２及び第３の単結晶半導体領域
   に実質的にまたがるようにゲート絶縁層及びゲー
   ト電極が配置されることを特徴とする半導体装置
   を少なくとも２個使用した場合、前記装置の一方
   の第１、第２、第３の単結晶半導体領域の導電型
   に対し、前記装置の他の一方の装置の第１、第
   ２、第３の単結晶半導体領域の導電型をすべて逆
   にして併置し、前記装置でCMOSインバータを
   構成することを特徴とした半導体装置。 ３ 酸素または窒素のイオン注入で形成した埋め
   込み型絶縁層の上に位置する単結晶半導体領域
   を、該絶縁層上面に対する垂直断面が、主部とこ
   れを囲む両翼部とを有するように凸字状に加工す
   る工程と、第１の導電型を有する前記の主部の上
   面及び両翼部に、第１の単結晶半導体領域とは逆
   の第２の導電型を有する高不純物濃度のソース及
   びドレイン領域を互いにはなして自己整合法によ
   り形成する工程と、前記の主部の４つの側面に、
   前記のソース及びドレイン領域に実質的にまたが
   るようにゲート絶縁層を形成する工程と、さらに
   前記のゲート絶縁層の表面で、かつ前記の主部の
   側面を囲むようにゲート電極を形成する工程とを
   備えることを特徴とする半導体装置の製造方法。