JPH03240144A - 可変長データメモリインタフェース回路 - Google Patents
可変長データメモリインタフェース回路Info
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- JPH03240144A JPH03240144A JP2035923A JP3592390A JPH03240144A JP H03240144 A JPH03240144 A JP H03240144A JP 2035923 A JP2035923 A JP 2035923A JP 3592390 A JP3592390 A JP 3592390A JP H03240144 A JPH03240144 A JP H03240144A
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- 230000015654 memory Effects 0.000 title claims abstract description 69
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、固定長データメモリを見掛は上、任意のデ
ータ幅のメモリとしてアクセスすることができるように
した可変長データメモリインタフェース回路に関する。
ータ幅のメモリとしてアクセスすることができるように
した可変長データメモリインタフェース回路に関する。
「従来の技術」
周知のごとく、ＲＡＭ（ランダム・アクセス・メモリ）
をはじめとする読出し／書込みが可能なメモリは、−度
に決められた幅のデータしか読み／書きすることができ
ないようになっている。このため、例えば１ビツトのメ
モリではデータ幅分だけメモリの個数を必要とする。す
なわち、データ幅が８ビツトであれば、同メモリを８個
必要とする。
をはじめとする読出し／書込みが可能なメモリは、−度
に決められた幅のデータしか読み／書きすることができ
ないようになっている。このため、例えば１ビツトのメ
モリではデータ幅分だけメモリの個数を必要とする。す
なわち、データ幅が８ビツトであれば、同メモリを８個
必要とする。
「発明が解決しようとする課題」
このように、ＲＡＭをはじめとするメモリは、決められ
た幅のデータしか一度に読み／書きすることができない
ようになっているので、ｌビットのメモリなどではデー
タ幅分だけメモリの数が必要であった。また、−度に必
要とされるデータの幅が小さくても、決められたデータ
幅しかデータを読み／書きすることができないので、シ
フト操作を行うなど、ソフトウェアの負担が大きく、貫
したアリゴリズムを用いることができなかった。
た幅のデータしか一度に読み／書きすることができない
ようになっているので、ｌビットのメモリなどではデー
タ幅分だけメモリの数が必要であった。また、−度に必
要とされるデータの幅が小さくても、決められたデータ
幅しかデータを読み／書きすることができないので、シ
フト操作を行うなど、ソフトウェアの負担が大きく、貫
したアリゴリズムを用いることができなかった。
この発明は上述した事情に鑑みてなされたもので、決め
られた幅のデータ以外のデータでもソフトウェアに大き
な負担を与えることなく、メモリに対して読み／書きす
ることができる可変長データメモリインタフェース回路
を提供することを目的としている。
られた幅のデータ以外のデータでもソフトウェアに大き
な負担を与えることなく、メモリに対して読み／書きす
ることができる可変長データメモリインタフェース回路
を提供することを目的としている。
「課題を解決するための手段］
この発明は、固定長データメモリを任意のデータ幅のメ
モリとしてアクセスを可能とした可変長データメモリイ
ンタフェース回路であって、指定される仮想アドレスと
データ幅とを乗算し、この乗算結果と前記データ幅に対
応する進数に設定さレルカウント手段から順次出力され
るカウント値とを加算して実効アドレスを順次生成する
実効アドレス生成手段と、前記実効アドレス生成手段に
より順次生成される実効アドレスに基づいて前記メモリ
から続出されるデータを出力し、また、供給されるデー
タを前記メモリに供給するデータ入出力手段と、必要に
応じて前記メモリより読出したデータの最上位ビットと
同じビットを該データ以外の部分に設定する符号拡張手
段とを具備することを特徴とする。
モリとしてアクセスを可能とした可変長データメモリイ
ンタフェース回路であって、指定される仮想アドレスと
データ幅とを乗算し、この乗算結果と前記データ幅に対
応する進数に設定さレルカウント手段から順次出力され
るカウント値とを加算して実効アドレスを順次生成する
実効アドレス生成手段と、前記実効アドレス生成手段に
より順次生成される実効アドレスに基づいて前記メモリ
から続出されるデータを出力し、また、供給されるデー
タを前記メモリに供給するデータ入出力手段と、必要に
応じて前記メモリより読出したデータの最上位ビットと
同じビットを該データ以外の部分に設定する符号拡張手
段とを具備することを特徴とする。
「作用 」
上記構成によれば、仮想アドレスとデータ幅の乗算結果
と、データ幅のビット数に対応するカウント値（データ
幅が８ビツトなら、１〜７のカウント値）に基づいて実
効アドレスを生成し、この実効アドレスにより固定長デ
ータメモリからのデータの読出し、または、書込みを行
うようにしたので、この固定長データメモリを見かけ上
、任意のデータ幅のメモリとしてアクセスすることかで
きる。
と、データ幅のビット数に対応するカウント値（データ
幅が８ビツトなら、１〜７のカウント値）に基づいて実
効アドレスを生成し、この実効アドレスにより固定長デ
ータメモリからのデータの読出し、または、書込みを行
うようにしたので、この固定長データメモリを見かけ上
、任意のデータ幅のメモリとしてアクセスすることかで
きる。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例による可変長データメモリ
インタフェース回路の概略構成を示すブロック図である
。この図において、符号１はＲＡＭ等の涜み／書き可能
なメモリである。このメモリＩは、例えば、６４ｋＸ１
ビツトのメモリ容量を有するものである。２は仮想アド
レスレジスタである。この仮想アドレスレジスタ２は、
通常のＣＰＵの汎用アドレスレジスタの様にソフトウェ
アで利用されるレジスタであり、１．２．３・・・・・
・と設定される。３はデータ幅レジスタであり、メモリ
１から読出すデータ幅を任意に設定するものである。例
えば、メモリ１から８ビツトのデータを読出す場合には
、データ幅レジスタ３の内容が“８″に設定される。こ
のデータ幅レジスタ３は、アプリケーションによってマ
ニスアル設定されるようになっている。４は乗算器であ
り、仮想アドレスレジスタ２の内容とデータ幅設定レジ
スタ３の内容とを乗算し、出力する。５はカウンタであ
り、データ設定レジスタ３の内容に基づいて、例えば３
進または８進等のカウント動作を行う。つまり、データ
幅レジスタ３の内容が“８”の場合は８進カウンタにな
る。６は加算器であり、上述した乗算器４の出力とカウ
ンタ５の出力とを加算し、実効アドレスとして上述した
メモリ１に供給する。
インタフェース回路の概略構成を示すブロック図である
。この図において、符号１はＲＡＭ等の涜み／書き可能
なメモリである。このメモリＩは、例えば、６４ｋＸ１
ビツトのメモリ容量を有するものである。２は仮想アド
レスレジスタである。この仮想アドレスレジスタ２は、
通常のＣＰＵの汎用アドレスレジスタの様にソフトウェ
アで利用されるレジスタであり、１．２．３・・・・・
・と設定される。３はデータ幅レジスタであり、メモリ
１から読出すデータ幅を任意に設定するものである。例
えば、メモリ１から８ビツトのデータを読出す場合には
、データ幅レジスタ３の内容が“８″に設定される。こ
のデータ幅レジスタ３は、アプリケーションによってマ
ニスアル設定されるようになっている。４は乗算器であ
り、仮想アドレスレジスタ２の内容とデータ幅設定レジ
スタ３の内容とを乗算し、出力する。５はカウンタであ
り、データ設定レジスタ３の内容に基づいて、例えば３
進または８進等のカウント動作を行う。つまり、データ
幅レジスタ３の内容が“８”の場合は８進カウンタにな
る。６は加算器であり、上述した乗算器４の出力とカウ
ンタ５の出力とを加算し、実効アドレスとして上述した
メモリ１に供給する。
ここで、第２図および第３図各々は実効アドレスの生成
の一例を示す図である。
の一例を示す図である。
まず、第２図はデータ幅“８”ビットの実効アドレスの
生成を示す図である。例えば、仮想アドレスレジスタの
内容が“０″である場合、この値“０”とデータ幅レジ
スタ３の内容ａ８″とが乗算器４によって乗算され、値
“０”が出力される。そして、カウンタ５が８進カウン
タになっているので、このカウント′０”１“ ′２−
・・・・・“７”とともに、実効アドレスが“０”１”
２”・・・・・・“７“と順次生成されて行く。そして
、これら実効アドレス“Ｏ”ｌ“・・・・・・“７”各
々に対応してメモリ１からデータかｌビットずつシリア
ルに読出されて行く。
生成を示す図である。例えば、仮想アドレスレジスタの
内容が“０″である場合、この値“０”とデータ幅レジ
スタ３の内容ａ８″とが乗算器４によって乗算され、値
“０”が出力される。そして、カウンタ５が８進カウン
タになっているので、このカウント′０”１“ ′２−
・・・・・“７”とともに、実効アドレスが“０”１”
２”・・・・・・“７“と順次生成されて行く。そして
、これら実効アドレス“Ｏ”ｌ“・・・・・・“７”各
々に対応してメモリ１からデータかｌビットずつシリア
ルに読出されて行く。
ここで、仮にメモリ１の第Ｏ番地〜第７番地までの内容
が“１０１０１１１０“であるとすると、この内容“１
０１０１１１０”が実効アドレス“０““１”・・・・
・・“７”によって順次読出されて行く。一方、仮想ア
ドレスレジスタ２の内容が“ｌ”の場合は、乗算器４の
出力が“８”になり、カウンタ５のカウントとともに、
実効アドレスが“８“９”・・・・・・１５“と順次生
成されて行く。以下、上記と同様に実効アドレス“８”
９”・・・・・・“Ｉ５”各々に対応してメモリ１から
データが１ビツトずつシリアルに読み出されて行く。
が“１０１０１１１０“であるとすると、この内容“１
０１０１１１０”が実効アドレス“０““１”・・・・
・・“７”によって順次読出されて行く。一方、仮想ア
ドレスレジスタ２の内容が“ｌ”の場合は、乗算器４の
出力が“８”になり、カウンタ５のカウントとともに、
実効アドレスが“８“９”・・・・・・１５“と順次生
成されて行く。以下、上記と同様に実効アドレス“８”
９”・・・・・・“Ｉ５”各々に対応してメモリ１から
データが１ビツトずつシリアルに読み出されて行く。
次に、第３図はデータ幅“３”の実効アドレスの生成を
示す図である。仮想アドレスレジスタの内容が“０”で
ある場合は、この値“０”とデータ幅レジスタ３の内容
“３”とが乗算器４によって乗算され、値“０”め（出
力される。そして、カウンタ５が３進カウンタになって
いるので、このカウント“Ｏ”１”２”とともに、実効
アドレスが“０”“ｌ”２°と順次生成されて行く。そ
して、これら実効アドレス“Ｏ”１”２”各々に対応し
てメモリｌからデータが１ビツトずつシリアルに読出さ
れて行く。ここで、仮にメモリ１の第０番地〜第２番地
までの内容が“ｌＯビであるとすると、この内容“１０
１”が実効アドレス“０“１”２”によって順次続出さ
れて行く。一方、仮想アドレスレジスタ２の内容が“ｌ
”の場合は、乗算器４の出力が“３”になり、カウンタ
５のカウントとともに、実効アドレスが“３”４”５”
と順次生成されて行く。以下、上記と同様に実効アドレ
ス“３”４″ “５“各々に対応してメモリ１からデー
タかｌビットずつシリアルに読み出されて行く 。
示す図である。仮想アドレスレジスタの内容が“０”で
ある場合は、この値“０”とデータ幅レジスタ３の内容
“３”とが乗算器４によって乗算され、値“０”め（出
力される。そして、カウンタ５が３進カウンタになって
いるので、このカウント“Ｏ”１”２”とともに、実効
アドレスが“０”“ｌ”２°と順次生成されて行く。そ
して、これら実効アドレス“Ｏ”１”２”各々に対応し
てメモリｌからデータが１ビツトずつシリアルに読出さ
れて行く。ここで、仮にメモリ１の第０番地〜第２番地
までの内容が“ｌＯビであるとすると、この内容“１０
１”が実効アドレス“０“１”２”によって順次続出さ
れて行く。一方、仮想アドレスレジスタ２の内容が“ｌ
”の場合は、乗算器４の出力が“３”になり、カウンタ
５のカウントとともに、実効アドレスが“３”４”５”
と順次生成されて行く。以下、上記と同様に実効アドレ
ス“３”４″ “５“各々に対応してメモリ１からデー
タかｌビットずつシリアルに読み出されて行く 。
第１図において、メモリｌから読出されたデータはマル
チプレクサ７を介してシリアルイン・パラレルアウトの
シフトレジスタ８に一時的に記憶される。この場合、メ
モリ１から読出されるデータを正の数として扱う場合に
は、同メモリｌから読出されるデータがそのままシフト
レジスタ８に書込まれる。但し、メモリ１から読出され
るデータの幅がシフトレジスタ８のデータ幅よりも小さ
い場合には、シフトレジスタ８のデータ以外の部分は“
０”で埋められる（第４図参照）。一方、メモリｌから
読出されるデータを負の数として扱う場合、すなわち符
号拡張（２の補数形式）を用いる場合には、データ以外
の部分が、続出されたデータの最上位ビットと同じビッ
トで埋められる。この場合、“Ｏ“で埋める場合も“ｌ
”で埋める場合も共にマルチプレクサ７によって行なわ
れる。また、符号拡張を行うか否かは符号拡張レジスタ
９の内容によって決定される。この場合、符号拡張レジ
スタ９の内容の設定は、アプリケーションによってマニ
ュアルで行なわれる。ここで、読出されたデータの最上
位ビットと同じビットで埋められた状態を第５図に示し
、埋められる過程を第６図に示す。なお、これらの図は
、データ幅が３ビツトで、 −３″のデータを読込んだ
場合を示すものである。まず、°第６図（イ）に示すよ
うに、１ビツトが読込まれ、次いで、同図（ロ）に示す
ように、レジスタ幅からデータ幅を引いた回数（この場
合、５回）シフトが行なわれる。次いで、同図（ハ）、
（ニ）に示すように、データの残りの２ビツトがメモリ
ｌから読込まれる。
チプレクサ７を介してシリアルイン・パラレルアウトの
シフトレジスタ８に一時的に記憶される。この場合、メ
モリ１から読出されるデータを正の数として扱う場合に
は、同メモリｌから読出されるデータがそのままシフト
レジスタ８に書込まれる。但し、メモリ１から読出され
るデータの幅がシフトレジスタ８のデータ幅よりも小さ
い場合には、シフトレジスタ８のデータ以外の部分は“
０”で埋められる（第４図参照）。一方、メモリｌから
読出されるデータを負の数として扱う場合、すなわち符
号拡張（２の補数形式）を用いる場合には、データ以外
の部分が、続出されたデータの最上位ビットと同じビッ
トで埋められる。この場合、“Ｏ“で埋める場合も“ｌ
”で埋める場合も共にマルチプレクサ７によって行なわ
れる。また、符号拡張を行うか否かは符号拡張レジスタ
９の内容によって決定される。この場合、符号拡張レジ
スタ９の内容の設定は、アプリケーションによってマニ
ュアルで行なわれる。ここで、読出されたデータの最上
位ビットと同じビットで埋められた状態を第５図に示し
、埋められる過程を第６図に示す。なお、これらの図は
、データ幅が３ビツトで、 −３″のデータを読込んだ
場合を示すものである。まず、°第６図（イ）に示すよ
うに、１ビツトが読込まれ、次いで、同図（ロ）に示す
ように、レジスタ幅からデータ幅を引いた回数（この場
合、５回）シフトが行なわれる。次いで、同図（ハ）、
（ニ）に示すように、データの残りの２ビツトがメモリ
ｌから読込まれる。
第１図において、シフトレジスタ８に一時的に記憶され
たデータはＣＰＵｌ０ヘパラレルに出力される。１１は
スイッチであり、メモリｌからのデータの読出し、また
は同メモリｌへのデータの書込の設定を行うものである
。この場合、開状態にすると、メモリ１からのデータの
読出しが設定され、閉状態にすると、メモリｌへのデー
タの書込みが設定される。
たデータはＣＰＵｌ０ヘパラレルに出力される。１１は
スイッチであり、メモリｌからのデータの読出し、また
は同メモリｌへのデータの書込の設定を行うものである
。この場合、開状態にすると、メモリ１からのデータの
読出しが設定され、閉状態にすると、メモリｌへのデー
タの書込みが設定される。
このように構成された可変長データメモリインタフェー
ス回路において以下に示す過程によりデータの続出し動
作が行なわれる。
ス回路において以下に示す過程によりデータの続出し動
作が行なわれる。
■シフトレジスタ８がクリアされる。
■仮想アドレスレジスタ２の内容とデータ幅レジスタ３
の内容とが乗算され値にカウンタ５の出力が加算され、
実効アドレスとしてメモリ１へ供給される。
の内容とが乗算され値にカウンタ５の出力が加算され、
実効アドレスとしてメモリ１へ供給される。
■メモリ１から１ビツトデータが読出され、この場合、
符号拡張が必要ならば、シフトレジスタ８のレジスタ幅
からデータ幅レジスタ３によって設定されるデータ幅が
減算された値に対応する回数だけシフトが行なわれる。
符号拡張が必要ならば、シフトレジスタ８のレジスタ幅
からデータ幅レジスタ３によって設定されるデータ幅が
減算された値に対応する回数だけシフトが行なわれる。
■メモリｌからデータ幅間だけ１ビツトデータをシフト
しながら続出される。
しながら続出される。
■ソフトレジスタ８の内容がパラレルに読出される。
なお、上記実施例においては、データの続出の場合につ
いて記述したが、データの書込の場合には上記の逆の動
作によって行なわれる。
いて記述したが、データの書込の場合には上記の逆の動
作によって行なわれる。
「発明の効果」
以上説明したように、この発明による可変長データメモ
リインタフェース回路によれば、仮想アドレスとデータ
幅の乗算結果と、データ幅のビット数に対応するカウン
ト値に基づいて実効アドレスを生威し、この実効アドレ
スにより固定長データメモリからのデータの読出し、ま
たは、書込みを行うようにしたので、この固定長データ
メモリを見かけ上、任意のデータ幅のメモリとしてアク
セスすることができる。
リインタフェース回路によれば、仮想アドレスとデータ
幅の乗算結果と、データ幅のビット数に対応するカウン
ト値に基づいて実効アドレスを生威し、この実効アドレ
スにより固定長データメモリからのデータの読出し、ま
たは、書込みを行うようにしたので、この固定長データ
メモリを見かけ上、任意のデータ幅のメモリとしてアク
セスすることができる。
また、アプリケーションの用いるデータ幅の変更による
大幅なソフトウェアの変更がない。
大幅なソフトウェアの変更がない。
また、１ビツトのメモリｌでも複数個接続した場合と同
様にメモリに対してアクセスができる。
様にメモリに対してアクセスができる。
第１図はこの発明の一実施例である可変長データメモリ
インタフェース回路の概略構成を示すブロック図、第２
図〜第６図は各々同実施例を説明するための図である。 １・・・・・・メモリ、２・・・・・・仮想アドレスレ
ジスタ、３・・・・・・データ幅レジスタ、４・・・・
・・乗算器、５・・・・・・カウンタ、６・・・・・・
加算器、７・・・・・・マルチプレクサ、 ８・・・・・・シフトレジスタ、 ９・・・・・・符号拡張設定レジスタ、ｌＯ・・・・・
・ＣＰＵ、１１・・・・・・スイッチ。
インタフェース回路の概略構成を示すブロック図、第２
図〜第６図は各々同実施例を説明するための図である。 １・・・・・・メモリ、２・・・・・・仮想アドレスレ
ジスタ、３・・・・・・データ幅レジスタ、４・・・・
・・乗算器、５・・・・・・カウンタ、６・・・・・・
加算器、７・・・・・・マルチプレクサ、 ８・・・・・・シフトレジスタ、 ９・・・・・・符号拡張設定レジスタ、ｌＯ・・・・・
・ＣＰＵ、１１・・・・・・スイッチ。
Claims (1)
- 【特許請求の範囲】 （ａ）固定長データメモリを任意のデータ幅のメモリと
してアクセスを可能とした可変長データメモリインタフ
ェース回路であって、 （ｂ）指定される仮想アドレスとデータ幅とを乗算し、
この乗算結果と前記データ幅に対応する進数に設定され
るカウント手段から順次出力されるカウント値とを加算
して実効アドレスを順次生成する実効アドレス生成手段
と、 （ｃ）前記実効アドレス生成手段により順次生成される
実効アドレスに基づいて前記メモリから読出されるデー
タを出力し、また、供給されるデータを前記メモリに供
給するデータ入出力手段と、 （ｄ）必要に応じて前記メモリより読出したデータの最
上位ビットと同じビットを該データ以外の部分に設定す
る符号拡張手段と を具備することを特徴とする可変長データメモリインタ
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035923A JP3024156B2 (ja) | 1990-02-16 | 1990-02-16 | 可変長データメモリインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035923A JP3024156B2 (ja) | 1990-02-16 | 1990-02-16 | 可変長データメモリインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240144A true JPH03240144A (ja) | 1991-10-25 |
| JP3024156B2 JP3024156B2 (ja) | 2000-03-21 |
Family
ID=12455555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035923A Expired - Fee Related JP3024156B2 (ja) | 1990-02-16 | 1990-02-16 | 可変長データメモリインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024156B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967553A2 (en) * | 1998-06-24 | 1999-12-29 | Sony Computer Entertainment Inc. | Method of and apparatus for processing information, and providing medium |
| US6430647B1 (en) | 1997-10-31 | 2002-08-06 | Brother Kogyo Kabushiki Kaisha | Data processing system for use in conjunction with a font card or the like |
| JP2018094115A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社ソフイア | 遊技機 |
| JP2018094128A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社ソフイア | 遊技機 |
-
1990
- 1990-02-16 JP JP2035923A patent/JP3024156B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430647B1 (en) | 1997-10-31 | 2002-08-06 | Brother Kogyo Kabushiki Kaisha | Data processing system for use in conjunction with a font card or the like |
| EP0967553A2 (en) * | 1998-06-24 | 1999-12-29 | Sony Computer Entertainment Inc. | Method of and apparatus for processing information, and providing medium |
| JP2018094115A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社ソフイア | 遊技機 |
| JP2018094128A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社ソフイア | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3024156B2 (ja) | 2000-03-21 |
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