JPH0221774Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は例えば任意の周波数を発生できる高
分解能周波数合成装置に用いられ、周期的に信号
を発生する位相アキユムレータに関し、特に安価
に購入できる大容量RAMを周波数レジスタとし
て用いてそのアドレスを選択するだけで周波数デ
ータを瞬時に切換えられるようにしたものであ
る。

〈考案の背景〉 位相アキユムレータは例えば第１図に示す高分
解能周波数合成装置に使用されている。これは
「実開昭53−152552号公報」に示されているもの
で、基準周波数発振器１１と、位相比較器１３
と、低域通過波器１４と、信号制御発振器１５
と、信号消去回路１６と、分周器１７と、位相ア
キユムレータ１８によつて構成され、出力端子１
２より任意に設定した周波数を得るものである。
ここで位相アキユムレータ１８は設定した周期毎
に信号消去回路１６を動作させて信号制御発振器
１５より出力される信号を除去するものであり、
基準周波数発振器の発振周波数をr、分周器１７
の分周比をＮ、位相アキユムレータ１８はＡ個の
クロツク期間中Ｂ回信号を発生して信号消去回路
１６を動作させるものとすると、出力端子１２か
らの発振周波数oは、o＝（Ｎ＋Ｂ／Ａ）rとなり
、 基準周波数の任意倍数の周波数を発生させるよう
にしたものである。

従来、位相アキユムレータ１８として第２図に
示すものが使用されていた。これは設定器２１
と、例えば64ビツトの２つのレジスタ（位相レジ
スタ２２、周波数レジスタ２３）と、64ビツトの
全加算器２４から構成される。ここで設定器２１
を通して周波数レジスタ２３にある値が書込ま
れ、全加算器２４で位相レジスタ２２に記憶され
た値と、周波数レジスタ２３に記憶された値とを
加算し、その結果加算値が全加算器のフルスケー
ル値を越えた場合には端子２５に桁上げ信号を出
力し、その余りを再び位相レジスタ２２に書込む
ものである。すなわち全加算器２４のフルスケー
ル値をＡ、周波数レジスタ２３に書き込まれた値
をＢとすると、Ａ個のクロツク中Ｂ回信号が出力
されるものである。しかしこの場合にはビツトが
長くなればなるほど全加算器やリレー等のハード
ウエアが大きくなつていくという欠点がある。ま
た周波数レジスタ２３の内容を書換えるには64ビ
ツトのデータを設定器２１から転送しなければな
らないため時間がかかるという欠点もある。

そこで周波数レジスタを２個設けて、片方が位
相アキユムレータ内で動作しているときは、もう
一方は設定器から周波数データをいつでも書換え
ることができるように構成することもできる。し
かしながら、例えば周波数合成装置の発振周波数
を連続的に切換えていく場合、片方の周波数レジ
スタが位相アキユムレータ内で動作している間に
64ビツトのデータをもう一方の周波数レジスタに
転送するという過程を煩雑に繰返さねばならず、
コントロールが複雑でその切換えスピードにも限
界がある。

〈考案の目的〉 この考案は安価に購入できる大容量RAMを利
用して出力データを瞬時に切換えられる位相アキ
ユムレータを提供しようとするものである。

〈考案の概要〉 この考案による位相アキユムレータは、周波数
レジスタとして大容量のRAMを用いて例えば周
波数合成装置の発振周波数に対応する数多くのデ
ータを記憶させ、制御側でそのアドレスを選択す
るだけで出力データを迅速に切換えることができ
るようにしたものである。

〈考案の実施例〉 第３図にこの考案の一実施例を示す。図中、第
２図と同じものは同一符号で示す。これは例えば
2048×８ビツトの大容量RAMからなる周波数レ
ジスタ３４を用いており、従つて１つのデータ当
り８×８ビツトのメモリを利用することにより
256個のデータを記憶させることができる。また
例えば64ビツトを８×８ビツトに時分割して演算
を行なうことにより、ケーブルおよび全加算器を
構成するハードウエアの量を減少させるものであ
る。以下詳細に説明する。

上位桁アドレス選択回路３２は周波数レジスタ
の３４の上位桁アドレスを選択するもので、例え
ば上位桁アドレス２５４を選択した場合、アドレ
ス計数回路３１は位相レジスタ２２のアドレス
０，１，２，３，４，５，６，７，０，１，……
および周波数レジスタ３４のアドレス２５４０，
２５４１，２５４２，……の内容を順次読出し
て、それぞれ制御回路３３および全加算器３５に
供給する。制御回路３３は位相レジスタ２２から
読出されたアドレスの８ビツトレジスタの内容を
８ビツト全加算器３５に供給して、周波数レジス
タ３４から読出された８ビツトレジスタの内容と
を加算し、その結果、全加算器３５から得られた
下位８ビツトの内容を再び位相レジスタ２２の同
一アドレス内に書込む。また３９は信号送出回路
で例えば、桁上げレジスタ３６と、タイミング制
御回路３７と、アンド回路３８とから構成され
る。桁上げレジスタ３６は、全加算器３５で加算
された内容が８ビツトを越えた場合は、全加算器
３５より信号を受取つて一時記憶し、次のクロツ
ク信号で全加算器３５に桁上げ信号を送る。但し
最高位のアドレス２５４７の内容を加算した場合
には、タイミング制御回路３７よりクリア端子に
信号が供給されるため、桁上げ信号を受取つても
その内容はクリアされるので次のクロツク信号で
全加算器３５にクロツク信号が供給されることは
ない。またタイミング制御回路３７は、アドレス
計数回路３１が最高位のアドレス２５４７の内容
を読出す毎に信号を出力して、桁上げレジスタ３
６の内容をクリアすると共に、アンド回路３８を
開いて全加算器３５より桁上げ信号、すなわちフ
ルスケール値（例えば64ビツトで示される最大
値）を越えたことを示す信号が出力されたとき
は、それを端子２５に供給するものである。

今、フルスケール値をＡ、周波数レジスタ３４
の上位桁アドレスｎに書込まれた値をBnとし、
上位桁アドレス選択回路３２で上位桁アドレスｎ
を選択して動作させた場合、端子２５にはAx8個
のクロツク中Bn回信号が出力される。この出力
データを変えるときは、上位桁アドレス選択回路
３２で周波数レジスタ３４のあらかじめ希望する
値が記憶されている上位桁アドレスに切換えるだ
けでよいので、従来と比較して極めて高速に出力
データを切換えることができる。

〈考案の効果〉 以上説明したようにこの考案では、周波数レジ
スタとして大容量RAMを用いて複数個の値を記
憶させておき、出力データを変えるときは、周波
数レジスタに記憶された値を書換える必要がな
く、希望する値の記憶されたアドレスを選択する
のみでよいので、極めて高速に出力データを切換
えることができ、従つて例えば周波数合成装置に
用いた場合にも簡単な操作で連続的に発振周波数
を変えていくことができる位相アキユムレータが
得られる。

【図面の簡単な説明】

第１図は位相アキユムレータの使用例を説明す
るための回路図、第２図は従来の位相アキユムレ
ータの回路図、第３図はこの考案による位相アキ
ユムレータの一実施例を示す回路図である。 １１：基準周波数発振器、１３：位相比較器、
１４：低域通過波器、１５：電圧制御発振器、
１６：信号消去回路、１７：分周器、１８：位相
アキユムレータ、２１：設定器、２２：位相レジ
スタ、２３，３４：周波数レジスタ、２４，３
５：全加算器、３１：アドレス計数回路、３２：
上位桁アドレス選択回路、３３：制御回路、３
６：桁上げレジスタ、３７：タイミング制御回
路、３９：信号送出回路。

Claims (1)

1. 【実用新案登録請求の範囲】 Ａ クロツク信号源と、 Ｂ 位相レジスタと、 Ｃ 該位相レジスタの複数倍の容量をもち、上位
   桁アドレスによつて上記位相レジスタと同容量
   に分割された周波数レジスタと、 Ｄ 該周波数レジスタの上位桁アドレスを選択す
   る上位桁アドレス選択回路と、 Ｅ 上記クロツク信号源のクロツク信号を受けて
   上記位相レジスタ、および上記周波数レジスタ
   の上記上位桁アドレス選択回路によつて選択さ
   れたメモリの内容を読出すアドレス計数回路
   と、 Ｆ 該アドレス計数回路によつて読出された上記
   位相レジスタおよび上記周波数レジスタの内容
   を加算する全加算器と、 Ｇ 上記アドレス計数回路によつて読出された上
   記位相レジスタの内容を上記全加算器に供給し
   て演算した後に、その演算結果を上記位相レジ
   スタの同一アドレスに書込む制御回路と、 Ｈ 上記位相レジスタと上記周波数レジスタの演
   算が終了した時、その演算結果がフルスケール
   値を越えているときに桁上げ信号を送出する信
   号送出回路と、 からなることを特徴とする位相アキユムレータ。