JPH03240855A - バスアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 バスアクセス方式特にバス制御機能を備えた装置のバス
アクセス間隔の最適化方式に関し、バスアクセス間隔を
指定可能として、システムにとって最適なバス利用を行
なうことができるバスアクセス方式を提供することを目
的としバスをアクセスする機能を備えた装置に、バスの
アクセス間隔を指定するレジスタと、該レジスタにセッ
トされたデータに従ってバスアクセス間隔を引き延ばす
手段を設け、所望のバスアクセス間隔に従って該レジス
タにデータをセットして、バスアクセス間隔を所望間隔
にするよう構成する。

〔産業上の利用分野〕

本発明は、バスアクセス方式特にバス制御機能を備えた
装置のバスアクセス間隔の最適化方式に関する。

近年のコンピュータシステムの高速化の要求に伴い、シ
ステムバスの利用効率の向上が要求されている。この為
、バスマスクとして動作するＣＰＵ、ＤＭＡコントロー
ラ等のバス制御機能を備えた装置（ＬＳＩ単体の場合を
含む）は、リード／ライト時間を極力短くし、そして低
速なバススレーブをリード／ライトする場合も考慮して
リード／ライト時間を引き延ばす為の入力端子を具備し
ている。この入力端子に、ハススレーブからの応答信号
またはリード／ライトを一定時間引き延ばすための専用
回路の出力信号を与えることにより、リード／ライト時
間の最適化が図られている。ところが、リード／ライト
の間隔（即ち、アクセス間隔）に関してはいまだに最適
化がなされておらず、この最適化によって一層のバス利
用率の向上が可能となる。

〔従来の技術〕 従来のバス制御機能を備えた装置に於いては、バスアク
セス間隔が固定されていた。つまり第８図に示すリード
／ライトに対するアドレスのセットアツプ時間Ｔ、およ
びホールド時間Ｔ８が固定されていた。このセットアツ
プ時間Ｔ、の間にリード（読取り）／ライト（書込み）
のアドレスを確定し、その後の時間ＴＡの間にリード／
ライトを行ない、更にホールド時間ＴＮの間のアドレス
は今までのそれを維持し、次のアクセス（アドレス出力
）はＴＨ経過後とする。

セットアツプ時間を長くすると、−回のバスアクセスの
所要時間が大になり、バスの利用効率が低下する。しか
しセットアツプ時間が短すぎると、長いセットアツプ時
間が必要なパススレーブはアクセスが不可能になったり
、チップセレクト信号を生成するデコード回路に大きな
負担（短時間でアドレスからチップセレクト信号を生成
しなければならない）を与えることになる。アドレスホ
ールド時間についても同様で、これが短くてよいものと
長いのが必要なものがある。

〔発明が解決しようとする課題〕

リード／ライトに対するアドレスのセットアツプ時間お
よびホールド時間が固定されていると、あるシステムで
はバスアクセスに必要以上時間を費やすことになり、あ
るシステムでは必要なバスアクセス時間が確保できなく
て予定のパススレーブを利用できないと言う問題があり
、最適なシステム構成がなされない。

本発明はカミる点を改善し、バスアクセス間隔を指定可
能として、システムにとって最適なバス利用を行なうこ
とができるバスアクセス方式を提供することを目的とす
るものである。

〔課題を解決するための手段〕

本発明では、バスをアクセスすることが可能な機能を備
えた装置（ＬＳＩ単体を含む）ＤＥＶにバスのアクセス
間隔またはバスのアクセス間隔の最小時間を指定するレ
ジスタを設ける。またはバスのアクセス間隔を引き延ば
す指定をする信号の入力端子を設ける。第１図〜第４図
のＲＥＧが該レジスタ、ＴＥＲが該入力端子である。

また該装置ＤＥＶに、該レジスタにセットされたデータ
に従ってまたは該端子に入力された信号によりアクセス
間隔またはバスアクセスの最小時間を引き延ばす手段■
を設ける。

装置ＤＥＶには周期的にバスアクセスを繰り返すタイプ
と、バスアクセスが必要なときだけバスアクセスを行な
うタイプとがあるが、第１図と第３図はは前者、第２図
と第４図は後者である。前者ではり一ド／ライトに対す
るアドレスのセットアツプ期間ＴＯ、リード／ライト期
間ＴＩ、Ｔ２、リード／ライトに対するアドレスのホー
ルド期間Ｔ３を１組とし、Ｔ３の次は次の組のＴＯへ続
き、以下これを繰り返す。後者では、バスをアクセスす
る必要がないとき■はアドレスホールド期間Ｔ３を繰り
返し、状態はこ＼で止まっている。そしてバスをアクセ
スする必要があるとき、アドレスセットアツプ期間ＴＯ
へ移る。

手段■はレジスタＲＥＧにセットされた回数だけ、また
は端子ＴＥＲに信号が入力している間、アドレスセット
アツプ期間ＴＯを繰り返させる。

アドレスホールド時間を調整する場合は、該レジスタに
セットした回数または入力端子に信号を印加する時間だ
け、アドレスホールド期間Ｔ３を反復させる。

〔作用〕

この構成では所望回数、アドレスセットアツプ期間ＴＯ
を反復させることができ、これによりバスアクセス間隔
またはその最小値を所望値にすることができる。

第５図は第１図の状態遷移を示す図で、通常はＴｏ、Ｔ
ｌ、Ｔ２．Ｔ３が繰り返えされ、リード／ライト出力は
期間ＴｌとＴ２でＬ（ロー）レベルになってリード／ラ
イトする（バスをアクセスする）。アドレスホールド期
間Ｔ３からアドレスセットアツプ期間ＴＯに遷移すると
き、次のバスをアクセスするアドレスを出力する。本発
明では期間ＴＯは、レジスタＲＥＧにセットした値をＮ
として、Ｎ＋１回繰り返す。通常はＮ＝ＯであるのでＴ
ｏは１回だけであるが、図示のようにＮ＝２とするとＴ
ｏが３回繰り返される。これでセットアツプ時間が通常
の３倍になり、長いセットアツプ時間が必要なバススレ
ーブも充分アクセス可能になる。勿論、短いセットアツ
プ時間でよいパススレーブに対してはＮ＝Ｏとしておけ
ばよく、こうしてバスアクセス間隔の最適化、バス利用
効率の向上が図れる。

第２図の動作も第１図の動作と同様であるが、この場合
は次のバスアクセスが必要となるまでアドレスホールド
期間Ｔ３を循環し、こ〜にとどまっている。従ってレジ
スタＲＥＧにセットする数値はアクセス間隔の延長時間
ではな（、アクセス間隔の最小時間の延長時間である。

第３図は第１図と、そして第４図は第２図と同様である
が、延長時間は入力端子ＴＥＲに加える入力信号の印加
時間により決める点が第１図、第２図とは異なる。アド
レスホールド期間Ｔ３を変える場合も、これに準する。

従来技術を用いて設計されたバスアクセスをする装置を
用いた場合、固定されたアドレスのセットアツプ時間お
よびホールド時間が制限になり、システムバスの利用効
率を向上できなかった。また、チップセレクト信号のデ
コード時間も制限され、デコード回路の設計に負担がか
かるばかりでなく、システムに組み込めないパススレー
ブさえもあった。

本発明を適用することにより、アドレスのセットアツプ
時間およびホールド時間が短くても良いシステムはバス
アクセス間隔を短（シ、アドレスのセットアツプ時間お
よびホールド時間を長く必要とするシステムではバスア
クセス間隔を長くするといったフレキシブルな対応が可
能になる。また、信号入力によってバスアクセス間隔を
指定する方式をとるならば、パススレーブごとにアドレ
スのセットアツプ時間およびホールド時間を決めること
も可能である。

〔実施例〕

第６図にバスをアクセスすることが可能な機能を備えた
装置ＤＥＶの実施例を示す。１０はバス制御回路で、フ
リップフロップ１２，１４，１６゜１Ｂ、２８、アンド
ゲート２４．２６，３２，３４、排他オアゲート２０．
オアゲート２２、およびインバータ３０を備える。４０
はレジスタ、３８はカウンタ、３６はアンドゲート、４
２は実行部である。

バスステート即ち前述のアドレスセットアツプ期間ＴＯ
、リード／ライト期間Ｔｌ、Ｔ２．およびアドレスホー
ルド期間Ｔ３は２値２ビツト００゜０１．１０．１１で
示し、この２ビツトの上位ビットをフリップフロップ１
２が、下位ビットをフリップフロップ１４が表わす。即
ち、 １２．１４が０．０ならばステートＴＯ〃　　　０，１
　　＃　　　　　ＴＩ 〃　　　１，０　〃　　　　　Ｔ２ 〃　　　１，１　　＃、　　　　　　Ｔ３である。フリ
ップフロップ１６．１８も同様であリ、 １６．１８が０．０ならばステートＴ。

Ｏ，Ｉ　　Ｎ　　　　　Ｔｌ 〃　　　１．０　〃　　　　　Ｔ０ ｎ　　　１．１　　＃　　　　　Ｔ３ である。但し、フリップフロップ１６．１８は現在のバ
スステートを示し、フリップフロップ１２゜１４は次の
バスステートを示す。排他オアゲート２０はフリップフ
ロップ１６．１８のＱ出力を受け、現在のバスステート
がＴ１またはＴ２のときＨ（ハイ）レベル出力を生じる
。このゲート２０のＨレベル出力は実行部４２に入力し
てリード／ライト信号の出力タイミングを与え、またフ
リップフロップ１２のデータ入力に入って、次のバスス
テートの上位ビットになる。次のバスステートの下位ビ
ットであるフリップフロップ１４のデータ入力はアンド
ゲート２６が与え、たとえばこのアンドゲート２６はフ
リップフロップ１６のＱ出力が１そしてフリップフロッ
プ１８のＱ出力が０のときＨレベル出力になる。これら
がクロックＣＬＫの立上りでフリップフロップ１２．１
４に取込まれるとき、これらのフリップフロップのＱ出
力は１．１になり、次のバスステートはＴ３であること
を示す。これはクロックＣＬＫで立下りでフリップフロ
ップ１６．１８へ取込まれ、現在のバスステートはＴ３
、になる、他のバスステートＴｏ、Ｔ１．・・・・・・
についてもこれに準する。

アンドゲート２４はフリップフロップ１６．１８の回出
力を受け、バスステートＴＯのときＨレベル出力を生じ
る。このＨレベル出力はアンドゲート３２，３４．３６
を開き、またフリップフロップ２８のデータ人力になる
。フリップフロップ２８はこれを次のクロックＣＬＫの
立下りで取込み、Ｑ出力をＨ，Ｑ出力をＬにする。アン
ドゲート３２はこのＱ出力を受けて、ＴＯになってから
ｌクロック周期後Ｈレベル出力を生じ、またＴ。

でなくなると直ちにＬレベル出力を生じる。アンドゲー
ト３２のＨレベル出力は実行部４２で動作停止信号とし
て使われる。インバータ３０はクロックＣＬＫの反転信
号を出力し、アンドゲート３４はこれら３０，２４．２
８の回出力を受けて、ＴＯになって１クロック周期目の
クロックＬのときＨレベル出力を生じる。アンドゲート
３４のＨレベル出力は実行部４２に入ってアドレス出力
タイミングとなり、また減算カウンタ２８に入ってレジ
スタ４０の内容（こ＼に前記Ｎがセットされる）のロー
ドタイミングとなる。

これらのクロックＣＬＫ、ゲート出力の関係を第７図に
示す。Ｒ３Ｔはリセット信号、３４０ＵＴとあるのは３
４の出力を示し、２４０ＵＴなどもこれに準する（２４
出力）。

アンドゲート３６はアンドゲート２４の出力がＨの間ク
ロックＣＬＫを出力し、これはカウンタ３８に入ってロ
ード値Ｎの減算を行なわせる。本例ではＮ＝２であり、
従ってクロックが入る毎に２．１．Ｏとなる。０のとき
カウンタ３８はＨレベル出力を生じ、これはオアゲート
２２を通ってアンドゲート２６に入る。ＴＯのときフリ
ップフロップ１６．１８は０，０即ち１６のＱは０．１
８の互はｌであるから、３８の出力がＨ（＝１）になる
とアンドゲート２６の出力はＨになり、排他オアゲート
２０の出力はＯであるから、これらの０．１が次のバス
ステートを示すフリップフロップ１２．１４の入力にな
る。これはクロック立上りで取込まれ、そしてフリップ
フロップ１６゜１日へは次のクロック立下りで取込まれ
、第７図に示すようにバスステートはＴＩに変る。こう
してレジスタ４０にセットする値Ｎに応じてＴｏが延長
され、バスアクセス間隔が可変、任意に指定可能、にな
る。

実行部４２はバスを用いてデータを入出力する要求を発
生するブロックである０例えば、ＣＰＵであれば命令の
実行部であり、ＤＭＡコントローラであればバス制御回
路以外の殆どがこの実行部に相当する。実行部４２はバ
ス制御回路ｌＯ内のゲート３４から出力されるアドレス
出力タイミングで出力アドレスを変化させ、バス制御回
路１０内のゲート２０から出力されるバスアクセスタイ
ミングに同期してリード出力ＲＤまたはライト出力ＷＲ
を発注させる。また、バス制御回路１０内のゲート３２
から出力される実行部動作停止信号によって動作を停止
する。っまりＮによる付加期間は動作停止になる。

リセット信号Ｒ３ＴのＨレベルはフリップフロップ１２
，１４．１６．１８のセット信号になり、これらのＱ出
力はｌ、従って次及び現在のバスステートはＴ３になる
。またこれはフリップフロップ２８のリセット信号にな
り、そのＱ出力をし、回出力をＨにする。

リセット信号Ｒ３ＴがＬレベルになると、このセット／
リセットはデイアクティブになり、フリップフロップ１
２と１４、続いて１６と１８はゲ−１−２０，２６の出
力０．０を取込んで第７図に示すように、ｌクロック周
期後にバスステートはＴｏになる。このときゲート３４
の出力はクロックＣＬＫのＬレベル幅分Ｈになり、減算
カウンタ３８へのレジスタ４０の内容のロード、実行部
４２のアドレスＡＤＤ出力を指示する。ステー１−ＴＯ
の間はゲート２４の出力はＨであり、カウンタ３８は減
算を行なう、ＴＯになって２クロツクサイクル目からフ
リップフロップ２８のＱ出力がＨ２従ってゲート３２の
出力がＨになり、残りのＴ。

の期間は実行部４２を停止させる。カウンタ３８の内容
が０になるとカウントアウント信号が出力して（３８の
出力がＨになり）、ステートがＴＯからＴ１へ変る。ス
テートはＴ１になると本回路（第１図、第３図のタイプ
）では無条件にＴ１→Ｔ２−Ｔ３→ＴＯと変る。ステー
トがＴ１とＴ２の期間は排他オアゲー）２０の出力はＨ
になってバスアクセス期間を示し、実行部はこのタイミ
ングでＲＤ／ＷＲを出力する。Ｔ３後ＴＯになると上述
のＮ値ロード、ＡＤＤ出力などが繰り返される。

アドレスホールド期間Ｔ３についてもＴｏと同様の制御
を行なえばこれを任意に延長することができる。

〔発明の効果〕

以上説明した欅に本発明によれば、アドレスのセットア
ツプ時間およびホールド時間が短くても良いシステムは
バスアクセス間隔を短くし、アドレスのセットアツプ時
間およびホールド時間を長（必要とするシステムではバ
スアクセス間隔を長くするといったフレキシブルな対応
が可能になる。

この為、接続されるバススレーブで許される限りの高速
化が可能である。

また、信号入力によってバスアクセス間隔を指定する方
式をとるならば、パススレーブごとにアドレスのセット
アツプ時間およびホールド時間を決めることもできるの
で、バスの利用効率の向上に大きく貢献する。

【図面の簡単な説明】

第１図と第２図はレジスタ指定方式をとる本発明の原理
図、 第３図と第４図は信号指定方式をとる本発明の原理図、 第５図は第１図の動作説明用タイムチャート、第６図は
第１図の実施例を示すブロック図、第７図は第６図の動
作説明用タイムチャート、第８図はアドレスのセットア
ツプ／ホールド期間の説明図である。 第１図〜第４図でＴＯはアドレスセットアツプ期間、Ｔ
ｌ、Ｔ２はり一ド／ライト期間、Ｔ３はアドレスホール
ド期間、Ｔ３＋ＴＯがバスアクセス間隔、ＲＥＧはレジ
スタ、ＴＥＲは入力端子である。

Claims (1)

1. 【特許請求の範囲】 １、バスをアクセスする機能を備えた装置に、バスのア
   クセス間隔を指定するレジスタと、該レジスタにセット
   されたデータに従ってバスアクセス間隔を引き延ばす手
   段を設け、所望のバスアクセス間隔に従って該レジスタ
   にデータをセットして、バスアクセス間隔を所望間隔に
   することを特徴としたバスアクセス方式。 ２、バスをアクセスする機能を備えた装置に、バスのア
   クセス間隔の最小時間を指定するレジスタと、該レジス
   タにセットされたデータに従ってバスアクセス間隔を引
   き延ばす手段を設け、所望のバスアクセスの最小時間に
   従って該レジスタにデータをセットして、バスアクセス
   の最小時間を所望時間にすることを特徴としたバスアク
   セス方式。 ３、バスをアクセスする機能を備えた装置に、バスのア
   クセス間隔を引き延ばす信号の入力端子と、該入力信号
   によりバスアクセス間隔を引き延ばす手段を設け、 該端子に所望引き延ばし時間に応じた時間中、前記信号
   を入力して、バスアクセス間隔を所望間隔にすることを
   特徴とするバスアクセス方式。