JPH03242938A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03242938A JPH03242938A JP2040004A JP4000490A JPH03242938A JP H03242938 A JPH03242938 A JP H03242938A JP 2040004 A JP2040004 A JP 2040004A JP 4000490 A JP4000490 A JP 4000490A JP H03242938 A JPH03242938 A JP H03242938A
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- JP
- Japan
- Prior art keywords
- pad
- bump electrode
- metal layer
- shape
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バンブ電極とパッド間の接触抵抗が小さく、
かつ密着強度が高い半導体装置に関する。
かつ密着強度が高い半導体装置に関する。
従来の技術
半導体装置を高密度で実装する手法の一つとして、フィ
ルムキャリアまたはＴＡＢ （テープ・オートメイテッ
ド・ボンディング）法と呼ばれる技術がある。これは半
導体装置の表面に設けられたパッド（電極）上にＡｕ等
でバンブ電極を形成し、これらのパッドの配置に対応し
て用意されたＣｕ箔製のインナーリード群とを一部ボン
ディングし、さらにインナーリード群の他端をプリント
基板等の電極にボンディングする実装技術である。
ルムキャリアまたはＴＡＢ （テープ・オートメイテッ
ド・ボンディング）法と呼ばれる技術がある。これは半
導体装置の表面に設けられたパッド（電極）上にＡｕ等
でバンブ電極を形成し、これらのパッドの配置に対応し
て用意されたＣｕ箔製のインナーリード群とを一部ボン
ディングし、さらにインナーリード群の他端をプリント
基板等の電極にボンディングする実装技術である。
この実装法を実施するための半導体装置のパッド近傍は
第２図に示すように、Ａｅ等の配線金属層の一部で形成
したパッド１１の中央付近を除いてシリコン窒化膜等の
表面保護膜１２で覆われている。またこの時、配線金属
層の一部で形成したパッド１１は、シリコン基板１３の
上の素子分離用のフィールド酸化膜１４とその上に形成
された、表面が平坦な導体層分離用のＰＳＧ （リン・
ケイ酸ガラス〉等からなる層間絶縁膜１５の上に形成さ
れている。
第２図に示すように、Ａｅ等の配線金属層の一部で形成
したパッド１１の中央付近を除いてシリコン窒化膜等の
表面保護膜１２で覆われている。またこの時、配線金属
層の一部で形成したパッド１１は、シリコン基板１３の
上の素子分離用のフィールド酸化膜１４とその上に形成
された、表面が平坦な導体層分離用のＰＳＧ （リン・
ケイ酸ガラス〉等からなる層間絶縁膜１５の上に形成さ
れている。
つぎに表面保護膜１２開口部に露出したバッド１１開口
部表面とその周囲の表面保護膜１２を覆って、例えばＮ
ｉ−Ｃｒ−Ａｕ、Ｔｉ−Ｐｄ等の２〜３種の金属薄膜を
積層してバリアメタル層１６が設けられ、その上に少な
くともパッド１１間口部を完全に覆い、さらにそのパ・
ソド開口部の周囲をも、５〜１０μｍの幅で覆うように
Ａｕ等で１０〜２０μｍの高さのバンブ電極１７が形成
されている。このバンブ電極１７はその頂上面において
、たとえばＳｎメツキを施したＣｕ箔で作られたインナ
ーリードと熱圧着によって接合される。
部表面とその周囲の表面保護膜１２を覆って、例えばＮ
ｉ−Ｃｒ−Ａｕ、Ｔｉ−Ｐｄ等の２〜３種の金属薄膜を
積層してバリアメタル層１６が設けられ、その上に少な
くともパッド１１間口部を完全に覆い、さらにそのパ・
ソド開口部の周囲をも、５〜１０μｍの幅で覆うように
Ａｕ等で１０〜２０μｍの高さのバンブ電極１７が形成
されている。このバンブ電極１７はその頂上面において
、たとえばＳｎメツキを施したＣｕ箔で作られたインナ
ーリードと熱圧着によって接合される。
発明が解決しようとする課題
このような従来の半導体装置では、高密度実装を実現し
ようとすると、表面保護膜１２の開口部面積が狭くなり
、バンブ電極１７とパッド１１間の接触抵抗が大きくな
り、また平坦面上にパッド１１が設けられているため、
インナーリードとの熱圧着時にパッド１１とバリアメタ
ル層１６の界面で剥離が生じやすい。
ようとすると、表面保護膜１２の開口部面積が狭くなり
、バンブ電極１７とパッド１１間の接触抵抗が大きくな
り、また平坦面上にパッド１１が設けられているため、
インナーリードとの熱圧着時にパッド１１とバリアメタ
ル層１６の界面で剥離が生じやすい。
本発明は上記課題を解決するもので、信頼性の高い高密
度実装が可能な半導体装置の提供を目的としている。
度実装が可能な半導体装置の提供を目的としている。
課題を解決するための手段
本発明は上記目的を達成するために、配線金属層の一部
で形成されたパッドと、そのパッドの中央付近のみを開
口させて形成された表面保護膜と、そのパッド開口部と
その周辺を覆って形成されたバンブ電極を有する半導体
装置において、パッド開口部およびその下地表面が凹凸
の形状を有するような構造にしている。
で形成されたパッドと、そのパッドの中央付近のみを開
口させて形成された表面保護膜と、そのパッド開口部と
その周辺を覆って形成されたバンブ電極を有する半導体
装置において、パッド開口部およびその下地表面が凹凸
の形状を有するような構造にしている。
作用
本発明は上記した構成により、表面保護膜の開口部面積
が小さくても、パッドとバリアメタル層とバンブ電極の
それぞれの接触面積が広くなる。
が小さくても、パッドとバリアメタル層とバンブ電極の
それぞれの接触面積が広くなる。
その結果、接触抵抗が小さくなり、インナーリードとの
熱圧着の際の上から加わる力に対して機械的強度が著し
く向上する。
熱圧着の際の上から加わる力に対して機械的強度が著し
く向上する。
実施例
以下、本発明の一実施例について第１図を参照しながら
説明する。
説明する。
図において、１はＡｅ等の配線金属層の一部からなるパ
ッド、２はシリコン窒化膜等の表面保護膜、３はシリコ
ン基板、４は素子分離用のフィールド酸化膜、５は導体
層分離用のＰＳＧ等からなる層間絶縁膜、６はバリアメ
タル層、７はバンブ電極である。
ッド、２はシリコン窒化膜等の表面保護膜、３はシリコ
ン基板、４は素子分離用のフィールド酸化膜、５は導体
層分離用のＰＳＧ等からなる層間絶縁膜、６はバリアメ
タル層、７はバンブ電極である。
バンブ電極７を形成する領域において、まずシリコン基
板３上に、写真蝕刻技術、エツチング技術、熱酸化技術
等によりフィールド酸化膜４のパターンを形成する。こ
のフィールド酸化膜４は本来、トランジスタを形成する
領域あるいは基板拡散層とのコンタクトをとる領域を除
いて全面に形成されるものであるが、本実施例ではパッ
ド１開口部分の下の領域において、このフィールド酸化
膜４を選択的に成長させ、凹凸を形成している。
板３上に、写真蝕刻技術、エツチング技術、熱酸化技術
等によりフィールド酸化膜４のパターンを形成する。こ
のフィールド酸化膜４は本来、トランジスタを形成する
領域あるいは基板拡散層とのコンタクトをとる領域を除
いて全面に形成されるものであるが、本実施例ではパッ
ド１開口部分の下の領域において、このフィールド酸化
膜４を選択的に成長させ、凹凸を形成している。
すなわち、フィールド酸化膜４成長時に通常マスク層と
して用いるシリコン窒化膜を、パッド１開口部分の下の
領域において格子状に残しておき、この状態で、通常の
フィールド酸化膜４の成長を行えば、パッド１開口部分
の下の領域には、図に示すように、フィールド酸化膜４
が複数、互いに距離をおいて成長する。このようにして
、新たなマスク工程、エツチング工程を何ら追加するこ
となく、断面形状として凹凸形状が形成される。つぎに
、ＰＳＧ等の層間絶縁膜５を成長付着する。
して用いるシリコン窒化膜を、パッド１開口部分の下の
領域において格子状に残しておき、この状態で、通常の
フィールド酸化膜４の成長を行えば、パッド１開口部分
の下の領域には、図に示すように、フィールド酸化膜４
が複数、互いに距離をおいて成長する。このようにして
、新たなマスク工程、エツチング工程を何ら追加するこ
となく、断面形状として凹凸形状が形成される。つぎに
、ＰＳＧ等の層間絶縁膜５を成長付着する。
この時、層間絶縁膜５は、下地の形状にしたがって形成
されるのでフィールド酸化膜４と同様に凹凸の形状を示
す。さらに、ＡＱ等の配線金属層よりなるパッド１を気
相成長技術、写真蝕刻技術。
されるのでフィールド酸化膜４と同様に凹凸の形状を示
す。さらに、ＡＱ等の配線金属層よりなるパッド１を気
相成長技術、写真蝕刻技術。
エツチング技術等により形成する。この場合も下地形状
にしたがって表面が凹凸形状を示す。つぎにシリコン窒
化膜等の表面保護膜２を成長付着させ、パッド１の中央
部分を開口させる。つぎに表面保護膜２開口部に露出し
たパッド１開口部とその周囲の表面保護膜２を覆ってＴ
ｉ−Ｐｄ等の金属薄・膜からなる、中央部が凹凸形状の
バリアメタル層６を積層する。その上に少なくともパッ
ド１開口部を完全に覆い、さらにパッド１開口部の周囲
の表面保護膜２とその上のバリアメタル層６を覆うよう
にＡｕ等のバンブ電極７を電気メツキ法等で形成する。
にしたがって表面が凹凸形状を示す。つぎにシリコン窒
化膜等の表面保護膜２を成長付着させ、パッド１の中央
部分を開口させる。つぎに表面保護膜２開口部に露出し
たパッド１開口部とその周囲の表面保護膜２を覆ってＴ
ｉ−Ｐｄ等の金属薄・膜からなる、中央部が凹凸形状の
バリアメタル層６を積層する。その上に少なくともパッ
ド１開口部を完全に覆い、さらにパッド１開口部の周囲
の表面保護膜２とその上のバリアメタル層６を覆うよう
にＡｕ等のバンブ電極７を電気メツキ法等で形成する。
なお、この実施例では、フィールド酸化膜４にて凹凸の
パターンを形成したが、層間絶縁膜５やシリコン基板３
で凹凸のパターンを形成しても何らさしつかえない。
パターンを形成したが、層間絶縁膜５やシリコン基板３
で凹凸のパターンを形成しても何らさしつかえない。
また用途によってはバリアメタル層６を用いない場合も
あり、フィールド酸化膜４２層間絶縁膜５の一方または
両方とも使用しない場合もある。
あり、フィールド酸化膜４２層間絶縁膜５の一方または
両方とも使用しない場合もある。
両方とも使用しない場合は、シリコン基板３にパッド１
を直接つけることになる。いずれの場合もパッド１開口
部とその下地になる表面が凹凸形状であればよい。また
シリコン基板１は他の半導体基板にも適用できる。
を直接つけることになる。いずれの場合もパッド１開口
部とその下地になる表面が凹凸形状であればよい。また
シリコン基板１は他の半導体基板にも適用できる。
発明の効果
以上の実施例から明らかなように、本発明によれば、バ
ンブ電極を有する半導体装置において、バンブ電極に接
触するパッドおよびその下地表面を凹凸形状にすること
により、バンブ電極とパッドの接触面積を広くして接触
抵抗を下げることができ、また接触部分が凹凸形状であ
るため機械的強度も向上した信頼性の高い、高密度実装
が可能な半導体装置が実現できる。
ンブ電極を有する半導体装置において、バンブ電極に接
触するパッドおよびその下地表面を凹凸形状にすること
により、バンブ電極とパッドの接触面積を広くして接触
抵抗を下げることができ、また接触部分が凹凸形状であ
るため機械的強度も向上した信頼性の高い、高密度実装
が可能な半導体装置が実現できる。
第１図は本発明の一実施例の半導体装置の要部断面図、
第２図は従来の半導体装置の要部断面図である。 １・・・・・・パッド、２・・・・・・表面保護膜、３
・・・・・・シリコン基板（半導体基板）、７・・・・
・・バンブ電極。
第２図は従来の半導体装置の要部断面図である。 １・・・・・・パッド、２・・・・・・表面保護膜、３
・・・・・・シリコン基板（半導体基板）、７・・・・
・・バンブ電極。
Claims (1)
- 半導体基板上に形成された、配線金属層の一部からなる
パッドと、そのパッドの中央部を開口させて形成された
表面保護膜と、前記パッド開口部とその周辺を覆って形
成されたバンプ電極構造を有する半導体装置において、
前記パッド開口部およびその下地表面が凹凸形状を有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040004A JPH03242938A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040004A JPH03242938A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242938A true JPH03242938A (ja) | 1991-10-29 |
Family
ID=12568769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040004A Pending JPH03242938A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40819E1 (en) | 1995-12-21 | 2009-07-07 | Micron Technology, Inc. | Semiconductor device with improved bond pads |
| US7859122B2 (en) * | 2008-04-14 | 2010-12-28 | International Business Machines Corporation | Final via structures for bond pad-solder ball interconnections |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354469A (en) * | 1976-10-28 | 1978-05-17 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPH02180020A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 集積回路装置 |
-
1990
- 1990-02-21 JP JP2040004A patent/JPH03242938A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354469A (en) * | 1976-10-28 | 1978-05-17 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPH02180020A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40819E1 (en) | 1995-12-21 | 2009-07-07 | Micron Technology, Inc. | Semiconductor device with improved bond pads |
| US7859122B2 (en) * | 2008-04-14 | 2010-12-28 | International Business Machines Corporation | Final via structures for bond pad-solder ball interconnections |
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