JPH03243191A - 画像形成装置用モータの速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子写真複写機やレーザプリンタなどの画像形
成装置に用いられるモータの速度制御装置に関する。

（従来技術） 画像形ｒ＆装置の一例として電子写真複写機を考えると
、電子琴、真複写機において原稿露光のための光学系の
！ｌ！ｌ勅や感光ドラムの駆動あるいは定着ローラの駆
動などに用いられている直流モータの速度制御方法とし
ては、従来アナロク比例積分制御、ソフトウェアを用い
たデジタルサーホ制御（特開昭５８−７６９０９号）、
アナワクＰＬＬ制御などか知られている。

一方、複写機も最近はズーム変倍複写、両面複写、マス
キンク、トリミング、複写紙の目動遺択、紙詰り位置の
検出および表示など多機能化の傾向にあり、それにとも
なってモータの速度制御も複雑になってきている。

第１５図は従来知られている画像形成装置用モータの速
度制御方式の１っであるアナログＰＬＩ、制御回路の一
例である。回路構成は、画像形成装置用モータ１００の
回転数をエンコータｌｏｔで検出して得られるエンコー
ダ信号と外部からの速度指令信号とを比較しその差を増
幅する速度フィードバック回路２００と、基準クロック
とエンコータ信号とを比較して位相差を求め増幅する位
相フィードバック回路２０１と、速度差信号と位相差信
号とを加算してモータに流す電流を制御するゲイン設定
回路２０２と、調整器２０３と、電流増幅器２０４とか
ら成るか、図かられかるように、各回路にはオペアンプ
や多数の抵抗およびコンデンサか用いられている。これ
らの回路素子は周囲の温度や湿度の変化あるいは電源電
圧の変動やノイズなとの外乱の影響を受は易く、センサ
やこれらの回路素子のばらつきもあって製造段階て調整
器２０３などにより細かな調整か必要となり、厄介であ
るばかりてなく調整に限界かある。また、回路構成部品
の点数か多いためにコスト高となり、配置スペースか広
くなって大型化したり信頼性か低下するという問題かあ
る。

そこて外乱の影響を受けないソフトウェアを用いたデジ
タルサーボ制御方式が提案されており、第１６図にその
一例を示す。この方式はＣＰＵ３００とＲＯＭ３０１や
ＲＡＭ３０２のようなメモリを用い、エンコーダ１０１
で検出したモータ１００の回転数を表わすエンコーダ信
号に基づいてＣＰＵ３００からのモータの速度制御信号
を出力し、ＰＷＭ変換器３０３によりパルス幅変調信号
に変換し、増幅器３０４て増幅してモータ１００の速度
制御を行なうものである。

この制御方式ではＣＰＵを必要とし、画像形成装置に用
いられているモータごとに専用のＣＰＵを用意するとコ
ストアップになってしまう。そこでシーケンス制御に本
来用いられているＣＰＵを兼用することか考えられ、こ
うすればコストアップの問題はないか、複写機なとては
シーケンス制御はかなり高速処理か要求されるために、
シーケンス制御の一部を犠牲にするかまたはモータ制御
性能を犠牲にしなければできないという問題かある。

そこて本発明者らは平成１年１０月３１日付で特許願「
画像形成装置用モータの速度制御装置」を提出し、ＣＰ
Ｕを用いずにデジタル制御回路構成にすることによって
外乱を受けることなく広い範囲でＰＬＬ速度制御を行う
ことを目的とした直流モータの制御装置を提案した。こ
の特許願においては、モータの設定速度に対応する周波
数を有するクロック信号に基いてバイアスデータを作成
し、該クロック信号とモータの実速度に比例した周波数
を有する回転パルス信号との位相差を前記クロック信号
の周波数より高い周波数を有する第１の基準クロックパ
ルスによりカウントした第１のカウント値を前記バイア
スデータでバイアスすることにより位相差データとして
出力せしめ、一方、前記クロック信号の１周期の長さと
前記回転パルス信号の１周期の長さとを前記クロック信
号の周波数より高い周波数を有する第２の基準クロック
パルスによりカウントしてそれぞれ第２および第３のカ
ウント値とし、この第２および第３のカウント値をデジ
タル的に演算することにより速度差データとして出力せ
しめ、前記速度差データと位相差データとをデジタル的
に演算し、その演算値をカウントすることによりパルス
幅変調されたパルス信号を出力し、このパルス幅変調信
号によりモータの速度を制御するように構成している。

ところで、この種の速度制御装置において、モータの設
定速度に対応する周波数を有するりロック信号の１周期
の長さとモータの実速度に比例した周波数を有する回転
パルス信号の１周期の長さとを比較して速度差データと
して出力するための速度差検出回路として、従来カウン
タを用いた第１７図のような回路か考えられる。

図において、１３１はクロック信号ＣＬＯＣＫの立上り
から周波数ｆ５の基準クロック信号をカウントする１２
ビツトのカウンタ、１３２はカウンタ３１のカウント値
Ａを保持する１２ビツトのラッチ回路、１３３はエンコ
ータ信号ＥＮの立上りから周波数ｆｓの基準クロック信
号をカウントする１２ビツトのカウンタ、１３４はカウ
ンタ１３３のカウント値Ｂを保持する１２ビツトのラッ
チ回路、１３５はカウント値どうしの演算（Ｂ−Ａ）を
行なう１２ビツトの減算器、１３６は減算器１３５から
の１２ビツトの出力の下位１０ビツトを保持する１０ビ
ツトのラッチ回路である。

第１８図は第１７図に示した速度差検出回路の動作を示
すタイミンクチャートであり、図示した例のカウンタ１
３１のカウント値Ａは常に１０である。モータの速度は
変化するのて、ある瞬間におけるモータの速度に対応し
て出力するエンコータ信号ＥＮによるカウンタ１３３の
カウント値Ｂを８とすると、そのときの速度差データＶ
ＤはＢ−Ａ＝８−１０＝−２である。その後モータの速
度か増加してカウンタ１３３のカウント値Ｂが１２とな
ると、速度差データＶＤはＢ−Ａ＝１２−１０＝２とな
る。

速度差検出回路を第１７図のように構成すると、毎回カ
ウントするために、クロック信号ＣＬＯＣＫやエンコー
ダ信号ＥＮにノイズが混入したり、基準クロック信号（
ｆ　Ｓ）の立上りのタイミングによってカウント値に誤
差か出たりするおそれかある。実際のカウントではクロ
ック信号ＣＬＯＣＫおよびエンコーダ信号ＥＮと基準ク
ロック信号（ｆ　Ｓ）のタイミングにより、プラス１カ
ウントの誤差か出る可能性があり、さらにクロック信号
ＣＬＯＣＫとエンコーダ信号ＥＮのカウントを減算する
と最大２カウント（＝２ビット）の誤差か光る可能性か
出てくる。このような状態てクロック信号ＣＬＯＣＫと
エンコータ信号ＥＮをカウントすると同し速度で制御す
るとしても最大２カウントの誤差が速度差データに出、
１周期ごとにカウントすると速度差データか最大２ビツ
トてふらつくことになり速度差データはフィードバック
のゲインか大きいため制御が不安定になり易い。一般に
、位相差制御で補正するため、速度差データは一定の方
か制御か行ない易い。また、カウンタやラッチ回路の数
か多くなり、減算器か必要になるなど回路構成か複雑に
なるという問題かある。

（発明の目的および構成） 本発明は上記の点にかんがみてなされたものて、簡単な
回路構成てノイズなどの外乱影響を受けずに正確な速度
差検出かてきるようにすることを目的とし、この目的を
遠戚するために、モータの設定速度に対応する周波数を
有するクロック信号に基づいてバイアスデータを作成し
、該クロック信号とモータの実速度に比例した周波数を
有するパルス信号との位相差を前記クロック信号の周波
数より高い周波数を有する第１のクロックパルスにより
カウントした第１のカウント値を前記バイアスデータで
バイアスすることにより位相差データとして出力せしめ
、一方、前記クロック信号の１周期の長さと前記回転パ
ルス信号の１周期の長さとを前記クロック信号の周波数
より高い周波数を有する第２の基準クロックパルスによ
りカウントしてそれぞれ第２および第３のカウント値を
デジタル的に演算することにより速度差データとして出
力せしめ、前記速度差データと位相差データとをデジタ
ル的に演算し、その演算値をカウントすることによりパ
ルス幅変調されたパルス信号を出力し、このパルス幅変
調信号によりモータの速度を制御する直流モータの速度
制御装置において、速度差データを検出する回路を、モ
ータの回転指令信号の入力後前記クロック信号の１周期
の間前記ｗＳ２の基準クロックパルスをカウントしたカ
ウント値をラッチしこれをモータ回転中の第２のカウン
ト値とするように構成した。

（実施例） 以下本発明を図面に基づいて説明する。

第１図は本発明によるモータの速度制御装置の全体構成
を示すフロック線図てあり、電子写真複写機に用いられ
る直流モータについて例示したものである。

図において、ｌＯは、複写機本体側での操作により複写
機本体の制御部（図示せず）からモータ回転／停止指令
信号Ｃ０ＮＴを受けると、分周器２からの周波数ｆ２の
信号を用いて周波数ｆｓおよびｆ、の基準クロック信号
と、バイアスデータＢＤと、ロー１〜信号Ｌｏａｄとを
作成するバイアスデータ発生回路、２ｏは複写機本体制
御部からのクロック信号（周波数ｆ　ｃ）ＣＬ　ＯＣＫ
とモータの回転数に比例した周波数を有するエンコーダ
信号ＥＮとの位相差を測定し、それにバイアスデータ発
生回路ｌＯからの基準クロック信号（周波数ｆＰ）およ
びバイアスデータＢＤを加算して位相差データＰＤを作
成する位相差検出回路、３ｏはバイアスデータ発生回路
１０からのロード−信号Ｌｏａｄによりクロック信号（
周波数ｆｃ）ＣＬＯＣＫを１２ビツトデータに変換しそ
のデータをラッチするとともに、エンコータ信号ＥＮを
１２ビツトテータに変換してエンコータデータとしクロ
ックデータとの差を速度差データＶＤとして出力する速
度差検出回路、４０は位相差検出回路２０からの位相差
データＰＤと速度差検出回路２０からの速度差データＶ
Ｄとからパルス幅変調信号を作成する変調回路、５０は
パルス幅変調信号とスタート信号Ｓ　Ｔ　Ａ　ＲＴとに
より速度制御信号ＳＲを作成する合成回路、６０は複写
機本体側からのモータ正逆転信号Ｆ／Ｒと合成回路５０
から出力される速度制御信号ＳＲとから直流モータ１０
０の回転信号を作成する双方向トライバ、７０は直流モ
ータ１００に流れる電流を抵抗凡の両端の電圧として検
出し増幅する増幅器である。

この実施例では、モータ１００の正逆転は４つのトラン
ジスタＴＲ，〜ＴＲ，を双方向トライハロ０からの回転
信号て切換えて行っている。

直流モータｌＯＯの回転速度はロータリーエンコータ１
０１により検出され、回転数に比例した周波数を有する
エンコータ信号ＥＮとして出力される。

なお、２は発振器ｌにより発生される信号（周波数ｆ、
）を周波数ｆ２に分周する分周器、３はモータの種類に
応してモータの速度制御点を微調整するためのバイアス
調整器、４はモータの種類やモータにより駆動する負荷
のｌｉ類に応じて起動特性を調整するためのスタートデ
ータ設定器である。

次に、第１図に示した主要ブロックの回路構成について
説明する。

第２図はバイアスデータ発生回路ｌＯの回路構成の一例
を示し、第３図はその信号のタイミングチャートである
。

図において、１１はクロック信号ＣＬＯＣＫの周波数ｆ
ｃを２倍にして信号Ｃとする２７倍回路、１２はモータ
回転／停止指令信号Ｃ０ＮＴの立下りによりトリガーさ
れて時間ｔ１の間“Ｌ”となる信号Ａを出力するワンシ
ョットマルチハイフレータ、１３は信号Ａか“Ｌ″の間
すなわち時間ｔ！の開信号Ｃをカウントするアップカウ
ンタ、１４は信号Ａの立上りによりアップカウンタ１３
の７ビツトのカウント値のうち上記５ビツトのデータを
ラッチするラッチ回路、１５はラッチ回路１４の出力か
ら６ビツト信号と８ビット信号を作成する論理回路、１
６は周波数ｆ２の信号に基づいて６ビツト信号をカウン
トダウンし周波数ｆｓの基準クロック信号を出力する分
周器、１７は周波数ｆ２の信号に基づいて８ビット信号
をカウントダウンし周波数ｆｐの基準クロック信号を出
力する分周器、１８はラッチ回路１４からの５ビツトデ
ータとモータごとに異なる速度制御点をＷ１ｍ整するた
めのバイアス調整器３により設定されるバイアス調整デ
ータとを加算してバイアスデータＢＤとして出力する加
算器である。

ここで周波数ｆｓおよびｆｐの基準クロック信号の作り
方について説明すると、論理回路１５はラッチ回路１４
からの５ビット信号の入力データに応じて次の表のよう
な分周比でｆｓおよびｆｐを作成するようになっている
。なお、この表のデータは１６進法（Ｈを付して示す）
で表わされている。

第４図は位相差検出回路２０の回路構成の一例を示し、
第５図はその信号のタイミンクチャートである。

図において、２１はクロック信号ＣＬＯＣＫとエンコー
タ信号ＥＮとを比較して両信号の位相差を表わす位相差
信号Ｇと位相の進み／遅れを表わす進み／遅れ信号Ｕ／
Ｄとを出力する位相比較器、２２は位相比較器２１から
出力される位相差信号Ｇか“Ｌ”レベルの間たけバイア
スデータＢＤに対して周波数ｆｐの基準クロック信号を
カウントアツプまたはカウントタウンするアップタウン
カウンタ、２３はアップタウンカウンタ２２から出力さ
れるｌＯビットの位相差データおよび位相差キャリ信号
ＣＹ１を位相比較器２１からの位相差信号Ｇてラッチす
るラッチ回路である。

２４は位相差信号Ｇの立上りでロート信号Ｌｎを発生す
るワンショットマルチバイブレータであり、アップダウ
ンカウンタ２２はこのロード信号Ｌｏによりバイアスデ
ータＢＤをロードする。

第６図は速度差検出回路３０の回路構成の一例を示し、
第７図はその信号のタイミングチャートである。

図において、３１はタイミング回路であり、ロート信号
Ｌｏａｄと、クロック信号ＣＬＯＣＫと、エンコーダ信
号ＥＮと、周波数ｆｓの基準クロック信号とを入力して
第７図に示すようなラッチ信号ＬＣＡおよびＬＣＢ、ク
ロック信号ＣＫ（周波数ｆｓの基準クロック信号に等し
い）、ロート信号り。、クリヤ信号ＣＬを出力する。

３２はクリヤ信号ＣＬか“Ｌ”である間クロック信号Ｃ
Ｋをカウントアツプするアップカウンタ、３３はラッチ
信号ＬＣＡによりカウンタ３２の出力をラッチするラッ
チ回路、３４はラッチ信号ＬＣＢによりやはりカウンタ
３２の出力をラッチするラッチ回路、３５はラッチ回路
３４からの出力を反転するインバータである。

第８図は変調回路４０の回路構成の一例を示し、第９図
はその信号のタイミングチャートである。

４１は速度差データＶＤと位相差データＰＤとを加算す
る加算器、４２はラッチ信号Ｌａにより加算器４１の出
力をラッチするとともに、加算器４１からの演算キャリ
ＣＹ２と、速度差キャリＣＹ３と、位相差キャリＣＹ４
と、進み／遅れ信号Ｕ／Ｄとをラッチして出力するラッ
チ回路、４３はワンショットマルチバイブレータ４４に
より信号（ｆ２）の立上りで発生されたロード信号り、
によりラッチ回路４２からのデータをロードし、そのロ
ートしたデータを信号（ｆ、）でダウンカウントするダ
ウンカウンタ、４５はフンショットマルチバイブレータ
４４の出力を反転した信号により出力Ｑを“Ｈ”にし、
その後タウンカウンタ４３のカウント終了時に出力する
ボロー信号Ｂ。により、出力Ｑを“Ｌ”にするフリップ
フロラフ、４６はラッチ回路４２からのキャリ信号ＣＹ
、、ＣＹ、、ＣＹ、、進み／遅れ信号Ｕ／Ｄによりｖｋ
述する論理表に従ってパルス幅変調信号ＰＷＭを出力す
る論理回路である。なお、４７は位相差検出回路２０か
ら出力されるラッチ信号Ｌａｔｃｈを遅延してラッチ信
号Ｌａを作る遅延回路である。

次に第１Ｏ図は合成回路５０の回路構成の一例を示し、
第１１図はその信号のタイミングチャートである。

５１は速度差検出回路３０からのスタート信号５ＴＡＲ
Ｔの立下りによりロード信号り。を発生するフンショッ
トマルチバイブレータ、５２はロード信号り。によりス
タートデータ（スタートデータ設定器４の設定により発
生する）ＳＴＡＲＴ　　ＤＡＴＡ（第１１図では４とし
た）をロートし、この５ＴＡＲＴＤＡＴＡからエンコー
タ信号ＥＮＬをカウントタウンするタウンカウンタ、５
３はスタート信号５ＴＡＲＴの立下りて“Ｈ”となりタ
ウンカウンタ５２からのボロー信号Ｂ。の立上りて“Ｌ
”となる信号ＳＯを出力するフリップフロップ、５４は
増幅器７０（第１ＵＡ＃照）により増幅される電流制限
信号ＬＩＭＩＴと分周器２からの信号（ｆ２）とにより
パルス信号ＣＫ２を出力するゲート、５５は信号（ｆ２
）の立下りて“Ｈ”となりパルス信号ＣＫ２の立上りで
“Ｌ”となる信号ＬＳを発生するフリップフロップであ
る。

５６は入力するこれらの信号Ｓ丁ＡＲ丁、ＬＳ、ＬＯ，
ＰＷＭを５ＴＡＲＴ、ＬＳ、Ｓｏ、パルス幅変調信号Ｐ
ＷＭの順に優先順位が低くなっていく条件で処理する論
理回路であり、処理された結果速度制御信号ＳＲか出力
する。

最後に双方向ドライバ６０について説明する。

ｙ方向ドライバ６０は合成回路５０からの速度制御信号
ＳＲと複写機本体制御部からのモータ正逆転信号Ｆ／Ｒ
とにより次の論理表により動作してモータの回転を制御
するトランジスＴ　Ｒ１〜ＴＲ４への駆動電流を出力す
るゲートアレイ構成の回路である。なお、第１２図は双
方向ドライバ６０からの出力信号のタイ互ングチャート
である。

＊３は＊ｌの反転信号 ＊４は＊２の反転信号 次に上記回路構成の本発明による速度制御装置の動作を
第１３図に基づいて説明する。

複写機において、たとえば複写紙のサイズ、複写枚数、
倍率などの複写条件を設定するための通常の操作を行な
った後時刻ｔ１において複写ボタンを押すと、光学系か
動き始め原稿を露光しながら走査する。このときの光学
系の駆動モータの速度を上記速度制御装置で制御すると
次のようになる。

時刻ｔ、において複写器本体の制御部から設定した複写
倍率や光学系の往動、復動により決まる周波数ｆｃのク
ロック信号ＣＬＯＣＫか出力し、正転／逆転信号Ｆ／Ｒ
（正転は“Ｈ１逆転はＬ″）および複写ボタンのＯＮ操
作てモータ回転／停止指令信号Ｃ０ＮＴ　（回転か“Ｈ
”、停止か“Ｌ″）か出力すると、バイアスデータ発生
回路１０てはこれらの信号と分周器２からの信号（ｆ２
）とに基づいて下のテーブルに従う周波数ｆｓおよびｆ
ｐの基準クロック信号と、ロート信号Ｌｏａｄと、バイ
アスデータＢＤとを作成する。本発明においては、基本
的に、モータかいかなる回転速度てあっても同し割合の
速度変化に対しては速度制御のための後述する速度制御
信号すなわちパルス幅変調信号ＰＷＭも同し大きさにす
る必要かある。一方、モータの設定速度によってクロッ
ク信号ＣＬＯＣＫの周波数ｆｃか異なっており、速度変
化をアップカウンタ１３のカウント値の変化て検出して
いるために、周波数ｆＣが異なっても同し割合の速度変
化に対してはほぼ同しカウント値の変化か得られるよう
にするために、モータの設定速度すなわちクロック信号
ＣＬＯＣＫの周波数ｆｃによって基準クロック信号の周
波数ｆｓおよびｆ、を変えている。この実施例では、下
のテーブルに示すように、クロック信号ＣＬＯＣＫの周
波数ｆｃを実験上７段階に分け、それぞれに対する基準
クロック信号の周波数ｆｓおよびｆｐを決めている。

このような基準クロック信号を用いることにより、モー
タの設定速度すなわちクロック信号ＣＬＯＣにの周波数
か変っても第１４図に実！ｍＢて示すように速度変化に
対する速度制御量はそれほど大きく変ることかなく、従
って同し割合の速度変化に対しては同しような速度制御
かできる。

一方、速度差検出回路３０ては、バイアスデータ発生回
路１０からのロード信号Ｌｏａｄとクロック信号ＣＬＯ
ＣＫとによりスタート信号５ＴＡＲＴを作り合成回路５
０に送るとともに。

基準クロック信号（ｆ　Ｓ）を用いてクロック信号ＣＬ
ＯＣＫの１周期を求めてラッチ回路３３にラッチしてお
く。合成回路５０かスタート信号５ＴＡＲＴの立下りて
連続して“Ｈ”の速度制御信号ＳＲを出力すると、双方
向ドライバ６０は、この速度制御信号ＳＲと、正転を表
わす“Ｈ”の正転／逆転信号Ｆ／Ｒとから、４つのトラ
ンジスタＴＲ，〜ＴＲ，に最大電流を流してモータｌＯ
Ｏを最大トルクで駆動する。その結果モータ１００か正
転し始めると、ロータリーエンコータ１０１からエンコ
ーダ信号ＥＮか出力する。

位相差検出回路２０はこのエンコーダ信号ＥＮを受ける
と、位相比較器２１でクロック信号ＣＬＯＣにと位相を
比較し、アップダウンカウンタ２２てこの位相差を表わ
す位相差信号Ｇか“Ｌ”の間たけ基準クロック信号（ｆ
　Ｐ）をカウントし、バイアスデータ発生回路ｌＯから
受けたバイアスデータＢＤに対してカウントアツプまた
はカウントダウンする。アップタウンカウンタ２２のカ
ウント値はエンコーダ信号ＥＮの立上りで出力するラッ
チ信号ＬＣによりラッチ回路２３にラッチされ、位相差
データＰＤとなる。

一方、速度差検出回路３０ては、アップカウンタ３２に
おいてやはり基準クロック信号（ｆ５）を用いてエンコ
ーダ信号ＥＮの周期を求め、ラッチ回路３４にラッチし
、すてにラッチ回路３３にラッチしであるクロック信号
ＣＬＯＣＫの１周期を表わすデータとの間で減算して速
度差データＶＤを求めて出力する。

ここて第７図を用いて速度差検出回路３０の回路動作を
もう少し詳細に説明する。

ロード信号Ｌｏａｄか“Ｈ（Ｈｉｇｈ）”となってから
クロック信号ＣＬＯＣＫが立上ったときラッチ信号ＬＣ
Ｂか“Ｌ（Ｌｏｗ）”となり、クリヤ信号ＣＬも“Ｌ”
となる。その結果、ラッチ回路３４はラッチせず、アッ
プカウンタ３２はクロック信号ＣＫ（すなわちｆｓの基
準クロック信号）のカウントを開始する。カウント値は
ラッチ回路３３および３４に入力するか、いずれもラッ
チされない。その後クロック信号ＣＬＯＣにの立上りて
ラッチ信号ＬＣＢは“Ｈ″となるのて、ラッチ回路３４
はアップカウンタ３２のカウント値をラッチする。その
直後クリヤ信号ＣＬが“Ｈ″となるためアップカウンタ
３２はクリヤされる。

その後少し時間を置いてエンコーダ信号ＥＮかタイミン
ク回路３１に入力する。ロード信号り。

か“し”になり、その直後の立上りでアップカウンタ３
２はインバータ３５からの反転データ（マイナス値）を
読み込むとともにクロック信号ＣＫをカウントする。す
なわち、たとえば、インバータ３５の出力か、−８なら
、クロック信号をカウントアツプするにつれて、−７，
−６，−５，・・・−１となる。ラッチ回路３３はラッ
チ信号ＬＣＡの“Ｈ”から“Ｌ”への立下り（第７図に
おける２個目のラッチ信号ＬＣＡ）てアップカウンタ３
２のカウント値をラッチし、速度差データＶＤとする。

第６図の回路構成の速度差検出回路ては、複写機のモー
タ制御においては、モータをある限られた期間の間ある
一定速度で制御すればよいためその期間の制御初期に回
転時の速度差データを作ってやればよいという点に着目
し、時間をずらしてアップカウンタ３２にカウント機能
と演算機能とを行なわせているので、第１６図の従来の
回路構成に比べてカウンタを減らすことかでき回路構成
か簡潔になる。また、１つのアップカウンタ３２でクロ
ック信号ＣＬＯＣＫとエンコーダ信号ＥＮの両方をカウ
ントしているために減算器が不要となり、回路構成か簡
単になる。さらにクロック信号ＣＬＯＣＫの１周期のデ
ータをラッチしそのカウント値を前記期間の開用いるた
め少なくともクロック信号ＣＬＯＣＫのカラン１〜値に
は誤差か出たりするおそれかない。そのため前述のよう
に最大２ビツトで速度差データかふらつくことなく制御
か行ない易い。

変調回路４０ては、位相差検出回路２０からの位相差デ
ータＰＤと速度差検出回路３０からの速度差データＶＤ
とが加算器４１て加算され、加算データはラッチ回路４
２にラッチされる。論理回路４６はフリップフロップ４
５のＱ出力と、ラッチ回路４２からのキャリ信号ＣＹ、
、ＣＹ２．ＣＹ。

および進み／遅れ信号Ｕ／Ｄとから次のような規則（１
）〜（４）に従い下の表のような出力を発生する。

（１）位相差キャリ信号ＣＹ、は、クロック信号ＣＬＯ
ＣＫとエンコーダ信号ＥＮとの位相差をθとして下のよ
うに定める θ≧３６０°のとき　　　　“Ｈ” ３６０’　＞θ〉０°のとき　“Ｌ′ ０６〉θ〉−３６０ａのとき“Ｌ” −３６０’≧θのとき　　　“Ｈ″ （２）演算キャリ信号ＣＹ２は下のように定める速度差
データ　　演算結果　キャリ信号の符号歪　　　　　　
異常　　　　“Ｌ” 正　　　　　　正常　　　　“Ｈ” 負　　　　　　正常　　　　“Ｌ″ 負　　　　　　異常　　　　“Ｈ” （３）速度差キャリ信号ＣＹ３は、エンコータ信号ＥＮ
の周波数をｆＥとして次のように定める ｆ　ｒ、　＞　ｔ　ｃのとき　“Ｈ” ｆ　ｔ　＜　ｆ　ｃのとき　“Ｌ” （４）進み／遅れ信号Ｕ／Ｄは、クロック信号ＣＬＯＣ
Ｋとエンコータ信号ＥＮとＣ・位相差をθとしたとき次
のように定める θ＞ｏ”　　（進み）のとき　“Ｈ” θ〈０６　（遅れ）のとき　“Ｌ″ 論理回路４６の全体の論理表は次のようになる。

上の表て、ＰＷＭとはフリップフロップ４５のＱ出力で
あるＰＷＭ′か出力することを意味する。

合成回路５０ては変調回路４０からパルス幅変調信号Ｐ
ＷＭを受けて第１３図に示すような速度制御信号ＳＲを
出力する。この速度制御信号ＳＲはＯＮ時間とＯＦＦ時
間の割合かエンコータ信号ＥＮに応して変化しており、
双方向ドライハロ０は上述した論理表に従って４つのト
ランジスタＴ　Ｒｒ〜ＴＲ，を導通させる時間を変える
ことによりモータｌＯＯへの通電電流を制御してモータ
の回転速度を第１３図に示すように制御している。

こうして光学系駆動モータ１００は速度制御されながら
往動し、その間複写すべき原稿を露光ランプにより露光
走査する。光学系か原稿サイズに応した距離たけ往動し
たところてモータ回転／停止指令信号Ｃ０ＮＴが“Ｌ″
になると、モータは停止する。

その直後に複写機の本体制御部から今度は“Ｌ”の正転
／逆転信号Ｆ／Ｒとやはり“Ｈ”の回転／停止指令信号
Ｃ０ＮＴかふたたび出力すると、第１３図の時刻ｔｉに
もどって光学系の復動か始まる。しかし、このときのク
ロック信号ＣＬＯＣＫの周波数ｆｃは往動のときの周波
数より高い。これは復動時は往動時より光学系を高速で
移動させるからである。

復動中の速度制御は上述した往動中の速度制御と全く同
しであるのて説明は省略する。

なお、光学系の往動中または復動中にモータに過大電流
か流れるような異常事態（たとえば光学系に過大な負荷
かかかって停止してしまった）か発生した場合は増幅器
７０から合成回路５０に電流制限信号ＬＩＭＩ丁か流入
する。その結果、合成回路５０のゲート５４およびフリ
ップフロップ５５か働いて論理回路５６からは充分な速
度制御信号ＳＲか出力しないためにモータ１００は回転
しない。

上記実施例ではクロック信号の周波数ｆｃに応してクロ
ック信号ｆＳおよびｆｐの周波数を７種類に切換えたか
、さらに多くの種類の周波数の基準クロック信号に分け
るようにすればさらに適確な速度制御か可能になる。ま
た複写機の光学系の駆動モータを例示したか１本発明は
、たとえば感光体トラムや転写ドラムのようなドラムの
駆動モータ、定着ローラの駆動モータ、記録紙の給紙モ
ータ、搬送モータ、排紙モータ、あるいは磁気ブラシ式
現像器の現像スリーフ駆動モータ、レーザプリンタのポ
リゴン駆動モータ、自動原稿給送用モータ、ソータにお
ける記録紙搬送モータ、あるいは感光体ベルト駆動モー
タなどのような複写機に用いられる他のモータにも適用
できるのは当然てあり、その場合は駆動対象負荷により
モータの設定速度はそれぞれ異なり、それに応して複写
機本体の制御部から送られてくるクロック信号の周波数
ｆｃは異なる。また制御対象モータごとにバイアス調整
器３によりバイアスデータの調整を行なう。

上記実施例においては、スタートデータ５ＴＡＲＴ　　
ＤＡＴＡはスタートデータ設定器４によるマニュアル設
定により決定されているが、このデータは複写機本体の
制御部から自在に入力するようにしてもよい。光学系の
往動と復動の途中てスタートデータを変えることかでき
る。このようにすると往動と復動て最適なモータの起動
特性か得られる。

（発明の効果） 以上説明したように、本発明においては、モータの設定
速度に対応する周波数を有するクロック信号に基いてバ
イアスデータを作威し、該クロック信号とモータの実速
度に比例した周波数を有する回転パルス信号との位相差
を前記クロック信号の周波数より高い周波数を有する第
１の基準クロックパルスによりカウントした第１のカウ
ント値を前記バイアスデータてバイアスすることにより
位相差データとして出力せしめ、一方、前記クロック信
号の１周期の長さと前記回転パルス信号の１周期の長さ
とを前記クロック信号の周波数より高い周波数を有する
第２の基準クロックパルスによりカウントしてそれぞれ
第２および第３のカウント値とし、これら第２および第
３のカウント値をデジタル的に演算することにより速度
差データとして出力せしめ、前記速度差データと位相差
データとをデジタル的に演算し、その演算値をカウント
することによりパルス幅変調されたパルス信号を出力し
、このパルス幅変調信号によりモータの速度を制御する
ようにすべてをデジタル回路構成としたモータの速度制
御装置において、速度差データを検出するための回路は
、モータの回転指令信号の入力後クロック信号の１周期
の間第２の基準クロックパルスをカウントしたカウント
値をラッチし、これをモータ回転中の第２のカウント値
とするように構成したので、回路構成か簡単になり、ノ
イズなどの外乱によるカウント誤差がなくなり、正確な
速度制御か可能になる。

【図面の簡単な説明】

第１図は本発明によるモータ速度制御装置の全体構成を
示すブロック線図、第２図は第１図のバイアスデータ発
生回路の一例のブロック線図、第３図は第２図に示した
バイアスデータ発生回路の各部における信号のタイくン
グチャート、第４図は第１図の位相差検出回路の一例の
ブロック線図、第５図は第４図に示した位相差検出回路
の各部における信号のタイミングチャート、第６図は第
１図の速度差検出回路の一例のフロック線図、第７図は
第６図に示した速度差検出回路の各部における信号のタ
イミングチャート、第８図は第１図の変調回路の一例の
フロック線図、第９図は第８図に示した変調回路の各部
における信号のタイミングチャート、第１０図は第１図
の合成回路の一例のブロック線図、第１１図は第１Ｏ図
に示した合成回路の各部における信号のタイミングチャ
ート、第１２図は第１図の双方向トライへの出力信号の
タイミングチャート、第１３図は本発明によるモータ速
度制御装置の動作を説明するための信号のタイミングチ
ャート、第１４図はモータの設定速度に対応する周波数
に対する速度制御量の変化を表わす図、第１５図はおよ
び第１６図は従来のモータ速度制御回路の２つの異なる
例で、第１７図は従来考えられる速度差検出回路の一例
のブロック線図、第１８図は第１７図に示した速度差検
出回路の動作を示すタイミングチャートである。

Claims (1)

【特許請求の範囲】
1. 　モータの設定速度に対応する周波数を有するクロック
   信号に基づいてバイアスデータを発生するバイアスデー
   タ発生回路と、前記クロック信号とモータの実速度に比
   例した周波数を有する回転パルス信号との位相差を前記
   クロック信号の周波数より高い周波数を有する第１の基
   準クロックパルスによりカウントした第１のカウント値
   を前記バイアスデータでバイアスすることにより位相差
   データとして出力する位相差検出回路と、前記クロック
   信号の１周期の長さと前記回転パルス信号の１周期の長
   さとを前記クロック信号の周波数より高い周波数を有す
   る第２の基準クロックパルスによりカウントしてそれぞ
   れ第２および第３のカウント値とし、該第２および第３
   のカウント値をデジタル的に演算することにより速度差
   データとして出力する速度差検出回路と、前記速度差デ
   ータと位相差データとをデジタル的に演算し、その演算
   値をカウントすることによりパルス幅変調されたパルス
   信号を出力する変調回路とを有し、前記パルス幅変調信
   号によりモータの速度を制御する画像形成用モータの速
   度制御装置において、前記速度差検出回路は、モータの
   回転指令信号の入力後前記クロック信号の１周期の間前
   記第２の基準クロックパルスをカウントしたカウント値
   をラッチしこれをモータ回転中の第２のカウント値とす
   ることを特徴とする画像形成装置用モータの速度制御装
   置。