JPH03245587A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、光半導体素子と通常の半導体素子のように高
さの差が大である半導体素子を同一基板上に集積化する
ような場合に適用して好結果が得られる半導体装置の製
造方法に関する。

従来技術と問題点 近年、光半導体素子、例えば、レーザ・ダイオードと通
常の半導体素子、例えば、電界効果型トランジスタとを
組み合わせて同一基板上に形成する技術の研究・開発が
盛んであるが、それ等各素子の高さが著しく異なること
が製造上で大きな問題になっている。従って、この問題
を解消しなければ、実用的なこの種の半導体装置を実現
させることは難しい。

第１図は前記したような半導体装置の要部切断側面図を
表している。

図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ能動層、３はｎ゛型ＧａＡｓバッフｙＷＡ、４はｎ
型ＡｌＧａＡｓクラッド層、５はｎ型ＧａＡｓ活性層、
６はｐ型Ａ！！、ＧａＡｓクラッド層、７はＰ型ＧａＡ
ｓコンタクト層、８はｎ側コンタクト電極、９はｐ側コ
ンタクト電極、ｌＯはソース電極、１１はドレイン電極
、１２はゲート電極、ＬＤはレーザ・ダイオード部分、
ＦＴは電界効果型トランジスタ部分、Ｓｌはレーザ・ダ
イオード部分ＬＤに於ける半導体層全体の厚さ、Ｓ２は
ｎ型ＧａＡｓ能動層２に於ける厚さをそれぞれ示してい
る。

第２図は第１図に見られる半導体装置の等価回路図を表
し、第１図に関して説明した部分と同部分は同記号で指
示しである。

この従来例に於けるレーザ・ダイオード部分ＬＤに於け
る半導体層全体の厚さＳｌとしては５〜１０〔μｍ〕程
度もあり、また、電界効果型トランジスタ部分ＦＴに於
けるｎ型ＧａＡｓ能動層２に於ける厚さＳ２は０．３〔
μｍ〕程度であるから、両者を同一基板の表面にそのま
ま形成したのでは、その段差は極めて大きいものになっ
てしまう。

そこで、この従来例では、半絶縁性ＣｙａＡｓ基板１の
一部を除去し、レーザ・ダイオード部分ＬＤの厚さに相
当する深さを有する凹所を形成し、該凹所内にレーザ・
ダイオード部分ＬＤを、そして、凹所外、即ち、半絶縁
性ＧａＡｓ基板１に於ける本来の表面に電界効果型トラ
ンジスタ部分ＦＴをそれぞれ形成してあり、全体の表面
を略平坦にしである。

このようにすると、フォト・レジスト工程の困難が若干
緩和されはするが、従来技術に依って前記凹所を形成し
た場合、該凹所に於ける傾斜面がかなり切り立った状態
に形成されるので、レーザ・ダイオード部分ＬＤと電界
効果型トランジスタ部分ＦＴとを結ぶ配線が断線する虞
がある。

第３図は他の従来例を表す要部切断側面図であり、第１
図及び第２図に関して説明した部分と同部分は同記号で
指示しである。

この従来例では、レーザ・ダイオード部分ＬＤと電界効
果型トランジスタ部分ＦＴとが半絶縁性ＧａＡｓ基板１
の同一表面上に形成されているので、第１図に見られる
従来例のような断線の問題は生じないが、その著しい段
差の為、フォト・レジスト工程が困難であり、特に、電
界効果型トランジスタ部分ＦＴに要求される微細パター
ンの形成が困難である。

このように、従来技術をもってしては、製作上の困難と
、それに起因して生ずる特性の劣化は回避できない問題
であった。

ところで、第１図に関して説明した従来例に於ける凹所
の形成は、本発明に重大な関係をもっているので、ここ
で更に詳細に説明する。

第４図乃至第８図は従来技術に依って凹所を形成する場
合を説明する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。

第４図参照 （ａ）　　例えば、分子線エピタキシャル成長（Ｍｏｌ
ｅｃｕｌａｒ　　ｂｅａｍ　　ｅｐｔｔａｘｙ：ＭＢＥ
）法を適用し、半絶縁性ＧａＡｓ基板２１上にｎ型Ｇａ
Ａｓ能動層２２を成長させる。

（ｂ）　　例えば、スパッタ法を適用することに依って
、二酸化シリコン（Ｓｔｏｗ）膜２３を厚さ例えば４０
００　（入〕程度に形成する。

第５図参照 （Ｃ）　　通常のフォト・リソグラフィ技術にて、二酸
化シリコン膜２３のバターニングを行い、凹所形成予定
領域上に開口２３Ａを形成する。

第６図参照 （ｄ）　　二酸化シリコン膜２３をマスクにして半絶縁
性ＧａＡｓ基板２１のバターニングを行い、凹所２４を
形成する。尚、この凹所２４の深さはレーザ・ダイオー
ド部分の高さを考慮して決定されることは云うまでもな
い。また、このバターニングをする際には、エッチャン
トとして８Ｈ，Ｏ□＋ＩＨ２Ｓ０４　＋ｉＨｚ　Ｏを用
いている。

第７図参照 （ｅ）　　マスクとして用いた二酸化シリコン膜２３を
除去し、図示の状態にしてから半導体装置を完成させる
について種々の加工を行う。

第８図参照 （ｆ）　　この図では、前記加工の一つを実施する為、
フォト・レジスト膜２５を形成した状態を示している。

さて、前記のようにして形成された第７図に見られる凹
所２４に於ける傾斜面の角度θは４５゜以上にもなり、
しかも、エツジは鋭い折れ曲がりをなすので、配線を形
成した場合には、そのエツジに於いて断線を生じ易い。

また、第８図に見られるように、フォト・レジスト膜２
５を形成した場合には、エツジの部分、即ち、矢印Ａで
指示した部分は薄く、また、矢印Ｂで形成した部分は厚
く形成されるので、均一な処理が不可能になる。

第９図乃至第１１図は第４図乃至第８図に関して説明し
た工程で形成した凹所が不都合であることを更に説明す
るものであり、第９図は要部平面図、第１０図は第９図
に見られる線ａ−ａ’に沿う断面図、第１１図は第９図
に見られる線ｂ−ｂ’に沿う断面図をそれぞれ表し、第
４図乃至第８図に関して説明した部分と同部分は同記号
で指示してあり、記号２４Ａ及び２４Ａ′は傾斜面を示
している。

通常、半導体装置を製造する場合、それが完成された場
合の特性などの点から、基板は面指数が（１００）であ
る面を主表面として用いる方が有利であることが多い。

そこで、第９図に見られる半絶縁性ＧａＡｓ基板２１の
主表面を（１００）として凹所２４を形成したとすると
、線ａ−ａ’で切断した第１０図に見られる面は（０１
１）になり、線ｂ−ｂ’で切断した第１１図に見られる
面は（０１１）になる。

各図から理解されるように、（０１１）面では第４図乃
至第８図について説明した凹所２４と同じ断面形状にな
っているが、（０１１）面では、所謂、逆テーバをなす
断面形状になっている。

従って、（０１１）面に平行な方向に配線を引き出すこ
とは全く不可能であることが明らかである。

前記従来技術に於いて、基板に凹所を形成した場合の例
示では、それに依って生成される段差をそのままにした
状態で説明した。

然しなから、そのような凹所に半導体層を成長させて埋
めれば表面が平坦になって段差は解消されるであろうこ
とは、誰しも相当することと思われる。

ところが、前記した従来技術で形成された凹所のように
、エツジに鋭い折れ曲がりを有するものにあっては、半
導体層の良好な埋め込みは期待できない。

第１２図乃至第１４図は凹所に半導体層を埋め込む従来
技術の一例を解説する為の工程要所に於ける半導体装置
の要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、第４図乃至第１１図に関して説明した
部分と同部分は同記号で指示しである。

第１２図参照 （ａ）　　第４図乃至第６図に関して説明した工程と頻
伯の工程を経て、基板２１に凹所２４を形成する。

第１３図参照 ら）適宜のエピタキシャル成長法を適用することに依り
、半導体層２６を成長させる。

第１４図参照 （Ｃ）　　基板２１の表面に在る不要な部分の半導体層
２６を例えばラッピングなど機械的に、或いは、エツチ
ングなど化学的に除去し、図示のように半導体層２６を
凹所２４内に埋め込むようにする。

前記説明した技法に依ると、ウェハ内での均−性及び製
造歩留りが悪く、実用的ではない。

第１５図乃至第１７図は凹所に半導体層を埋め込む従来
技術の他の例を解説する為の工程要所に於ける半導体装
置の要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。

第１５図参照 （ａ）１１２図に関して説明した工程と同様の工程を採
って基板２１に凹所２４を形成する。

ら）凹所２４上の部分に開口を有する適当な材料、例え
ばＳｉｎ、からなるマスク膜２７を形成する。

第１６図参照 （Ｃ）　　液相エピタキシャル成長（ｌｉｑｕｉｄ　　
ｐｈａｓｅ　　ｅｐｉｔａｘｙ：ＬＰＥ）法等を利用し
た選択エピタキシャル成長法を適用することに依り、半
導体層２６を成長させ、その後、マスク膜２７を除去す
る。

ここで成長させた半導体層２６には、そのエツジに異常
成長部分２６′が形成される。

（ｄ）　　化学エツジ法を適用することに依り、異常成
長部分２６′を除去する。

前記説明した技法に依ると、半導体層２６を形成した場
合に生ずる異常成長部分２６′のみをエツチングして表
面を平坦にすることは困難であって、第１７図に見られ
るように、オーバ・エツチング部分２１Ａが形成され、
配線切れなどの問題が発生する為、製造歩留りが低下す
る。

以上の説明で判るように、従来技術を以てしては、凹所
を半導体層で埋めることに依りブレーナ化することも困
難である。

発明の目的 本発明は、高さに大きな差がある半導体素子を同一基板
上に形成し、且つ、それ等半導体素子を配線で結ぶに際
し、段差部分に於ける配線の断線を誘起しない構造構造
を得る製造方法を適用することを目的としている。

発明の構成 本発明に依る半導体装置の製造方法では、基板上に在っ
て膜厚方向にエッチング・レートが増加するようにＡＮ
の組成が膜厚方向に大となるＡＩＧａＡＳ層を形成する
工程と、次いで、前記ＡｌＧａＡｓ層上に選択的に開口
部を有するマスクを形成する工程と、次いで、ウェット
・エッチングを施し前記Ａｊ２ＧａＡｓ層の前記開口内
端部を傾斜した形状とする工程と、次いで、前記ＡＩＧ
ａＡｓＪｉの形状を前記基板上に転写する為のエツチン
グを施す工程と、次いで、前記基板上に転写された前記
傾斜形状の領域上に配線層を形成する工程とを含んでな
ることを特徴とする構成を採っている。

この構成に依ると、例えば、低い基板面上にレーザ・ダ
イオードのように丈が高い半導体素子を形成し、基板の
表面に電界効果型トランジスタのように丈が低い半導体
素子を形成し、両者を結ぶ配線を施しても断線を生ずる
ことはなくなる。

発明の実施例 第１８図乃至第２１図は本発明の基本的構成を解説する
図であり、以下、これ等の図を参照しつつ説明する。

第１８図はＡ　ｊ！　Ｘ　Ｇ　ａ　＋　−Ｘ　Ａ　ｓに
於けるＸ値とエツチング・レー）ＲＴ、との関係を表す
線図である。

図から判るように、ＡＮＸＧａ、−ＸＡｓはＸ値を大に
するとエッチング・レートＲＴＥも大になる。

この現象を利用すると、ＡｌｘＧａ、−８Ａｓ層に、な
だらかな傾斜面を形成することができる。

具体的には、以下に示す如き手法を以てなだらかな傾斜
面を形成することができる。

第１９図参照 （ａ）ＭＢＥ法或いはＭＯＣＶＤ法を通用することに依
り、ＧａＡｓ基板５１上に、Ｘ値が次第に大きくなるよ
うにして、ＡＮＸＧａ、□Ａｓ層５２を厚さ例えば１０
〔μｍ〕程度に形成する。

第２０図参照 （ｂ）、　　Ａ　Ｉ　Ｘ　Ｇ　ａ　ｌ−Ｘ　Ａ　ｓ層５
２の表面にフォト・レジスト、二酸化シリコン、窒化シ
リコン、等からなるマスク膜５３を形成する。

（Ｃ）　　通常のフォト・リソグラフィ技術を適用する
ことに依り、マスク膜５３のパターニングを行い、＜ｏ
ｔｉ＞方向にストライプ状開口５３Ａを形成する。

（ｄ）　　フッ化水素酸系エツチング液、例えば、ＨＦ
　：　ＣＨ３Ｃ０ＯＨ：　Ｈ，０□　：ＨｚＯ＝０．５
：２：１：１ 或いは、 ＨＦ　：　ＨＮＯ，：　Ｈ，０ ＝１：３：２ 等を用いてＡｆＸＧａｌ−ｘ　Ａｓ層５２をエッチング
すると、Ａ！の含有量が大である眉はどエッチング・レ
ートが大であるから、図に見られるように、なだらかな
傾斜面５２Ａを有する凹所５４が得られる。

第２１図参照 （ｅ）　　マスク膜５３を除去してから、等方性エッチ
ャントを用いて全面をエツチングすることに依り、Ａｌ
ｌ！ＸＧａ、−、ＡｓＪｉ５２を完全に除去すると、Ｇ
ａＡｓ基板５１には前記凹所５４が転写され、なだらか
な傾斜面５１Ａを有する凹所５５が形成される。

第２２図乃至第２６図は前記本発明の基本構成を応用し
た一実施例を解説する為の工程要所に於ける半導体装置
の要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。

第２２図参照 半絶縁性ＧａＡｓ基板３１上に端部がなだらかな傾斜を
もつマスク膜３２を形成する。

このマスク膜３２は前記した本発明の基本構成を採用し
て形成されるものであり、ＡｌＧａＡｓ層 第２３図参照 アルゴン（Ａ　ｒ　）イオンを利用したイオン・エツチ
ング法、即ち、スパッタ・エツチング法を適用し、マス
ク膜３２が殆ど全てスパッタされる迄エツチングを行い
、残ったマスク膜を除去することに依り、半絶縁性Ｇａ
Ａｓ基板３１の表面３１Ａにたいし、なだらかな傾斜面
からなる段差部分３１Ｂを介して連なる低い基板面３１
Ｃが形成される。即ち、凹所３１′が得られる。

第２４図参照 ＭＢＥ法、ＭＯＣＶＤ　（ｍｅｔａ　Ｉｏｒｇａｎｉｃ
　　ｃｈｅｍｉｃａｌ　　ｖａｐｏｕｒ　　ｄｅｐｏｓ
ｉｔｉｏｎ）法、ＬＰＥ法など、適宜の技法を選択して
多層の半導体層３３を成長させる。

ここでは、この半導体層３３は、例えば、５乃至６層か
らなり、レーザ・ダイオードを構成するのに必要である
半導体層、例えば、バッファ層、クラッド層、活性層、
クラッド層、キャップ層などから構成されている。然し
なから、簡明にする為、第２０図では単層の状態で表し
である。

第２５図参照 半導体層３３の表面には、基板３１に形成された凹所３
１’が転写された状態の凹所が存在するので、これを埋
める為のフォト・レジスト膜３４を形成する。

第２６図参照 前記第２３図について説明した工程と同様にして、アル
ゴン・イオンを用いたスパッタ・エツチング法を適用す
ることに依り、フォト・レジストＩＩ！３４が殆ど全て
スパッタされる迄エツチングを行い、残ったフォト・レ
ジスト膜を除去すると、図示のように、基板３１の凹所
３１′内のみに多層の半導体層３３が残り、他は除去さ
れる。

このようにして得られた半導体層３３は電極を形成すれ
ばレーザ・ダイオードとして機能するものであり、また
、基板３１に於ける本来の表面に電界効果型トランジス
タを形成することも容易である。

以上説明した工程では半導体層３３が凹所３Ｆ内の全面
に形成されるようになっているが、これを凹所３１′内
にメサ状に形成することも可能であり、それには、前記
第２４図について説明した工程の後、次の第２７図及び
第２８図を参照して説明される工程を採るようにすると
良い。

第２７図参照 半導体層３３の表面に形成された凹所３１′内にメサ状
のマスク膜３４′を形成する。

このマスク膜３４′を形成する場合も、前記説明した本
発明の工程で、ＡｌＧａＡｓ層を加工したマスク膜３４
を形成した技法を通用することができる。

第２８図参照 前記第２６図に関して説明した工程で採用したスパッタ
・エツチング法を適用することに依り、マスク膜３４′
が全てスパッタされる迄工ッチングを行うと、図示のよ
うに、凹所３１′内にメサ状の半導体Ｎ３３が形成され
る。

第２７図及び第２８図に見られる工程を採った場合にも
、前記第２２図乃至第２６図について説明した実施例の
場合と全く同じ半導体装置を得ることが可能である。

第２９図並びに第３０図は本発明を適用して基板に形成
された凹所を表す為の要部平面図及び要部切断側面図で
あり、第２２図乃至第２８図に関して説明した部分と同
部分は同記号で指示しである。

本発明に依ると、第２９図の線ａ−ａ’及び線ｂ−ｂ’
の何れの面で切断しても、第３０図に見られる要部切断
側面図が得られる。

図から明らかなように、基板３１の面方位の如何に拘わ
らず、９０°相違する方向から見ても、低い基板面３１
Ｃがなだらかな段差部分３１Ｂを介して基板表面３１Ａ
と連なっていることは第９図乃至第１１図について説明
した従来技術と対比して大きく相違する点であり、従っ
て、本発明に依った場合、凹所３１′の４方向に配線を
引き出すことができる。

このようなことからすれば、凹所３１′を方形でなく、
円形にすれば、配線は３６０’何れの方向にも引き出す
ことができる。

第３１図及び第３２図は凹所３１′が円形である実施例
を表す要部平面図及び要部切断側面図であり、第２２図
乃至第３０図に関して説明した部分と同部分は同記号で
指示しである。

図示のように、円形の低い基板面３１Ｃは、その全周が
なだらかな段差部分３１Ｂを介して基板表面３１Ａに連
続している。

前記説明から、本発明に依れば、基板になだらかな傾斜
面を有する凹所を形成することは容易であることが理解
できよう。

この実施例に於いては、凹所５４を形成するのに、化学
的エツチング法を適用することができる点が大きな特徴
になっている。

第３３図は本発明一実施例に依って製造された半導体装
置の要部切断側面図を示している。

図に於いて、６１は半絶縁性ＧａＡｓ基板、６２は凹所
、６２Ａは凹所６２の傾斜面、６３はｎ側コンタクト層
、６４はｎ側クラッド層、６５は活性層、６６はｎ側ク
ラッド層、６７はｐ側コンタクト層、６８は電界効果型
トランジスタ部分ＦＴの能動層、６９はｐ側コンタクト
電極、７０はソース電極、７１はドレイン電極、７２は
ゲート電極、７３は絶縁膜、７４は配線、７５はｎ側コ
ンタクト電極、Ｌ、は凹所６２の深さ、Ｌ、は凹所６２
に於ける傾斜面６２Ａの幅をそれぞれ示している。

前記半導体装置の構成要素に於ける諸データは次の通り
である。

■　凹所６２について 深さＬｏ　　：　１０．２　Ｃμｍ） 傾斜面６２Ａの幅Ｌｓ　　：　ａ　ｏ　（μｍ）■　ｎ
側コンタクト層６３について 半導体：ｎ”　−ＧａＡｓ 不純物濃度：　ｌ　Ｘ　Ｉ　Ｑ　Ｉｌｌ（ｃｍ−’）厚
さ：５　〔μｍ〕 ■　ｎ側クラッド層６４について 半導体：　ｎ−Ａｆ、、、Ｇａｏ、−ｒ　Ａｓ不純物濃
度：　５　Ｘ　Ｉ　Ｑ　”　（ｃｍ−’）厚さ＝２　〔
μｍ〕 ■　活性層６５について 半導体：ｎ−ＧａＡｓ 不純物濃度：　Ｉ　Ｘ　１０　”　［ｃｍ−’］厚さ７
０．２Ｃμｍ〕 ■　ｐ側りラッドＮ６６について 半導体：　ｐ　　Ａｌｏ、ｘ　Ｇａｏ、、Ａｓ不純物濃
度：　５　Ｘ　１０　”　（ｃｍ−３）厚さ＝２　（μ
ｍ〕 ■　ｐ側コンタクト層６７について 半導体：ｐ”　−Ｃ；ａＡｓ 不純物濃度：　５　Ｘ　Ｉ　Ｑ　”　（ｃｍ−’）厚さ
：１　〔μｍ〕 ■　能動層６８について 半導体：ｎ−ＧａＡｓ 不純物濃度：　Ｉ　Ｘ　１０　”　（ｃｍ−”）厚さ：
０．３Ｃμｍ〕 ■　ｐ側コンタクト電極６９について 材料：ＡｕＺｎ ■　ソース電極７０及びドレイン電極７１について 材料：ＡｕＧｅ／Ｎｉ ［相］　ゲート電極７２について 材料：Ａｌ ■　絶縁膜７３について 材料：二酸化シリコン ＠　配線７４について 材料：　Ａ　ｕ　／　Ｃｒ ■　ｎ側コンタクト電極７５について 材料：ＡｕＧｅ／Ｎｉ 第３３図に示された半導体装置を製造する工程は次の通
りである。

（ａ）　　第２２図乃至第２６図に関して説明したよう
な工程を採って、凹所６２を形成し、次いで、各半導体
層、即ち、ｎ側コンタクト層６３、ｎ側クラッド層６４
、活性層６５、ｐ側りラッド層６６、ｐ側コンタクト層
６７を成長させ、各半導体層の不要部分を除去し、凹所
６２を埋めるもののみを残す。

凹所６２を形成する場合のイオン・エツチング条件は、 エツチング・ガス：Ａｒガス 雰囲気圧カニ２Ｘ１０−’（Ｔｏｒｒ）加速エネルギ：
５００（ｅＶ） ビーム入射方式：基板面に対して７０゜であり、また、
マスクはポジ型フォト・レジストを用い、膜厚を８〔μ
ｍ〕とした。

（ｂ）　　例えば、ＭＢＥ法を適用することに依り、電
界効果型トランジスタ部分ＦＴを形成する為の能動層６
８を形成する。

（Ｃ）　　リフト・オフ法及び蒸着法を適用することに
依り、レーザ・ダイオード部分ＬＤに於けるｐ側コンタ
クト電極６９を形成する。

（ｄ）　　リフト・オフ法及び蒸着法を通用することに
依り、電界効果型トランジスタ部分ＦＴに於けるソース
電極７０とドレイン電極７１を形成する。

（ｅ）　　リフト・オフ法及び蒸着法を適用することに
依り、電界効果型トランジスタ部分ＦＴに於けるゲート
電極７２を形成する。

（ｆ）　　スパッタ法を適用することに依り、二酸化シ
リコンの絶縁膜７３を形成する。

（６）　リソグラフィ技術を適用することに依り、絶縁
膜７３のバターニングを行う。

（ハ）　リフト・オフ法及び蒸着法を適用することに依
り、配線７４を形成する。

０）　リフト・オフ法及び蒸着法を適用することに依り
、レーザ・ダイオード部分ＬＤに於けるｎ側コンタクト
電極７５を形成する。

本実施例に於けるフォト・レジスト工程の歩留りは極め
て良好であり、微細パターンを容易に形成することがで
きた。

例示すると、レーザ・ダイオード部分ＬＤに於けるスト
ライプ幅は３〔μｍ〕、電界効果型トランジスタ部分Ｆ
Ｔのソース・ゲート間、ゲート・ドレイン間、ゲート幅
などは２〔μｍ〕のものが容易に得ることができた。

第３４図は第３３図に見られる半導体装置の等価回路図
であり、第３３図に関して説明した部分と同部分は同記
号で指示しである。

第３５図はレーザ・ダイオード部分ＬＤと電界効果型ト
ランジスタ部分ＦＴとがなだらかな斜面を介して連続し
ている構成の半導体装置を例示する要部切断側面図であ
り、第３３図に関して説明した部分と同部分は同記号で
指示しである。

この半導体装置を製造する工程で、レーザ・ダイオード
部分ＬＤに於ける各半導体層になだらかな斜面を形成す
るには、第２７図及び第２８図に関して説明した工程を
用いることができ、第３３図の半導体装置を製造する際
に比較して余分な工程は不要であり、そして、その他に
ついても、第３３図に見られる半導体装置を製造する場
合と変わりない。

前記各実施例に於いては、電界効果型トランジスタ部分
ＦＴを形成するのに、半絶縁性ＧａＡｓ基板上に能動層
を成長させているが、よく行われているように、半絶縁
性ＧａＡｓ基板中に所要不鈍物をイオン注入して能動領
域を形成するようにしても良い。

第３６図はその実施例を表す要部切断側面図であり、第
３３図乃至第３５図に関して説明した部分と同部分は同
記号で指示しである。

この実施例が第３３図乃至第３５図に関して説明した実
施例と大きく相違する点は、イオン注入法を適用するこ
とに依り、半絶縁性ＣｙａＡｓ基板６１中にＳｔイオン
の打ち込みを行い、ｎ型能動領域７６、ｎ１ソース領域
７７、ｎｏ　ドレイン領域７８を形成したことである。

第３７図及び第３８図はｐｉｎダイオードと電界効果型
トランジスタとを組み合わせた半導体装置を製造する場
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。

第３７図参照 （ａ）ＭＢＥ法を適用することに依り、半絶縁性ＧａＡ
ｓ基板８１上にｎ”−ＧａＡｓ層８２、ｎ−ＣａＡｓＪ
ｉ８３、ｎ−−Ａｊ２＠、ｓ　Ｇａ、、、Ａｓ層８４を
成長させる。

この場合に於ける各半導体層に関するデータは次の通り
である。

■　ｎ’　−ＧａＡｓ層８２について 不純物濃度：　５　Ｘ　１０　′７（ｃｍ−’）厚さ：
０．３Ｃμｍ〕 ■　ｎ−−ＧａＡＳＪｉｉ８３について不純物濃度：　
５　Ｘ　Ｉ　Ｑ　”　（ｃｍ−”）厚さ＝３．５（μｍ
〕 ■　ｎ−Ａｊ２６．ａ　Ｇａｏ、７　Ａｓ層８４につい
て 不純物濃度：　５　Ｘ　１０　”　［ｃｍ−’）厚さ：
１　〔μｍ〕 （ｂ）　　第２２図乃至第２６図に関して説明したよう
な工程を採って、なだらかな傾斜面８５Ａを有する凹所
８５を形成する。

この場合に於ける凹所８５の深さＬＤは４゜８〔μｍ〕
、傾斜面８５Ａの幅り、は３０〔μｍ〕であった、尚、
幅り、を３０〔μｍ〕以上１００〔μｍ〕程度にするこ
とは容易である。

（Ｃ）　　第２２図乃至第２６図に関して説明したよう
な工程を採って、凹所８５内を埋める半絶縁性ＣａＡｓ
層８６を形成する。

（ｄ）　　例えば、ＭＢＥ法を適用することに依り、電
界効果型トランジスタ部分ＦＴを構成する為のｎ−Ｇａ
Ａｓ能動層８７を形成する。

このｎ−ＧａＡｓ能動層８７の不純物濃度はＩ　Ｘ　１
０　”　（ａａ−、’３程度、厚さは約０．３〔μｍ〕
程度である。

（ｅ）　　例えば、イオン注入法を適用することに依り
、直径約１００〔μｍ〕程度であるｐ型拡散領域８８を
形成する。

（ｆ）　　通常の技法を通用することに依り、例えば、
ＡｕＧｅ／Ｎｉからなるソース電極８９並びにドレイン
電極９０、ｎ側コンタクト電極９１の形成、ＡｕＺｎか
らなるＰ側電極９２の形成、Ａｌからなるゲート電極９
３の形成を行う。

第３８図参照 （梢　例えば、スパッタ法及び適当なりソグラフイ技術
を適用することに依り、二酸化シリコンからなる絶縁膜
９４を形成する。

（ｈ）　　蒸着法及び適当なりソグラフィ技術を適用す
ることに依り、Ａ　ｕ　／　Ｃｒからなる配線９５を形
成して完成する。

第３９図は第３７図及び第３８図に関して説明した実施
例に依って製造された半導体装置の等価回路図である。

発明の効果 本発明に依る半導体装置の製造方法に於いては、基板上
に在って膜厚方向にエッチング・レートが増加するよう
にＡＮの組成が膜厚方向に大となるＡｆｆｉＧａＡｓ層
を形成する工程と、次いで、前記ＡｆｆｉＧａＡｓｊｌ
上に選択的に開口部を有するマスクを形成する工程と、
次いで、ウェット・エッチングを施し前記ＡｆｆｉＣａ
Ａｓ層の前記開口内端部を傾斜した形状とする工程と、
次いで、前記ＡｌＧａＡｓＪｉの形状を前記基板上に転
写する為のエツチングを施す工程と、次いで、前記基板
上に転写された前記傾斜形状の領域上に配線層を形成す
る工程とを含んでなることを特徴とする特許採っている
。

この構成に依り、前記単結晶層を利用して形成した半導
体素子と前記基板を利用して形成した半導体素子とは、
その表面が略同−面上にあるようにすることができるの
で、それ等各半導体素子の間を結ぶ配線は平坦面に形成
したり、或いは、なだらかな傾斜面に形成したりするこ
とが可能になるから断線は生じない。また、各半導体素
子の表面が略同−面に存在することから、フォト・レジ
スト工程、写真工程等が容易になり、微細パターンの形
成に有効である。更にまた、前記低い基板面に形成した
半導体層の厚みはウェハ全面に亙り略均−に維持される
為、半導体装置の製造歩留りは良好である。

【図面の簡単な説明】

第１図は従来技術で製造された半導体装置の要部切断側
面図、第２図は第１図に見られる半導体装置の等価回路
図、第３図は従来技術で製造された他の半導体装置の要
部切断側面図、第４図乃至第８図は従来技術を説明する
為の工程要所に於ける半導体装置の要部切断側面図、第
９図乃至第１図は第４図乃至第８図に関して説明した工
程で形成した凹所の不都合を説明する要部平面図と線ａ
−ａ′に沿う断面図と線ｂ−ｂ’に沿う断面図、第１２
図乃至第１４図は凹所に半導体層を埋める従来技術の一
例を説明するための工程要所に於ける半導体装置の要部
切断側面図、第１５図乃至第１７図は凹所に半導体層を
埋める従来技術の他の例を説明する為の工程要所に於け
る半導体装置の要部切断側面図、第１８図はＡｆ、Ｇ　
ａ　ｌ−Ｘ　Ａ　ｓに於けるＸ値とエッチング・レート
との関係を表す線図、第１９図乃至第２１図はＡｆ、Ｇ
ａ、−ＸＡｓのエッチング・レート差を利用した実施例
を説明する為の工程要所に於ける半導体装置の要部切断
側面図、第２２図乃至第２６図は本発明一実施例を説明
する為の工程要所に於ける半導体装置の要部切断側面図
、第２７図及び第２８図は第２２図乃至第２６図に関し
て説明した実施例の改変を説明するための工程要所に於
ける半導体装置の要部切断側面図、第２９図及び第３０
図は本発明を適用して基板に形成された凹所を示す要部
平面図及び要部切断側面図、第３１図及び第３２図は凹
所が円形である実施例の要部平面図及び要部切断側面図
、第３３図は本発明一実施例に依って製造された半導体
装置の要部切断側面図、第３４図は等価回路図、第３５
図はレーザ・ダイオード部分と電界効果型トランジスタ
部分とがなだらかな斜面を介して連続している構成の半
導体装置の要部切断側面図、第３６図は基板中に形成さ
れた能動領域を利用して電界効果型トランジスタ部分を
構成した半導体装置を例示する要部切断側面図、第３７
図及び第３８図はｐｉｎダイオードと電界効果型トラン
ジスタとを組合せた半導体装置を製造する場合を説明す
る為の工程要所に於ける半導体装置の要部切断側面図、
第３９図は等価回路図をそれぞれ説明している。 図に於いて、３１は半絶縁性ＧａＡｓ基板、３１′は凹
所、３１Ａは基板３１の表面、３１Ｂは段差部分、３１
Ｃは低い基板面、３２はフォト・レジスト膜、３２Ａは
開口、３２Ｂは傾斜面、３３は半導体層、３４はフォト れぞれ示している。

Claims (1)

1. 【特許請求の範囲】 基板上に在って膜厚方向にエッチング・レートが増加す
   るようにＡｌの組成が膜厚方向に大となるＡｌＧａＡｓ
   層を形成する工程と、 次いで、前記ＡｌＧａＡｓ層上に選択的に開口部を有す
   るマスクを形成する工程と、 次いで、ウェット・エッチングを施し前記ＡｌＧａＡｓ
   層の前記開口内端部を傾斜した形状とする工程と、 次いで、前記ＡｌＧａＡｓ層の形状を前記基板上に転写
   する為のエッチングを施す工程と、次いで、前記基板上
   に転写された前記傾斜形状の領域上に配線層を形成する
   工程と を含んでなることを特徴とする半導体装置の製造方法。