JPH0324624A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は．パイプライン構成のマイクロプロセッサ．
特にその分岐命令実行の高速化に関するものである。

〔従来の技術〕

従来の技術を説明するために．例として５段のパイプラ
イン構成をもつマイクロプロセッサヲトシあげる。パイ
プラインの内訳は，ＩＦステージ，ＩＤステージ，ＡＤ
Ｈステージ，ＡＩ，Ｕステージ．ＷＢステージであ＃）
，ＩＦ’ステージでは命令のフエッチ，ＩＤステージで
は命令のデコード，　ＡＤＲステージではレジスタから
の読み出しと有効アドレスの計算，ＡＬＵステージでは
ＡＬＵの動作とメモリへのアクセス，ＷＢステージでは
ＡＬＵの結果またはメモリから読み出したデータのレジ
スタへの書込みをそれぞれ１サイクルで実行する。

また命令の種類はレジスタ間の演算命令，分岐命令．メ
モリへのアクセス命令の３種類である。

第３図はこのようなマイクロプロセッサにおいて分岐命
令実行に関係する部分を示すブロック図であり．図にか
いて（１）はフエツチする命令のアドレスを保持するプ
ログラムカウンタ．（２｝はプログラムカウンタ（１）
の命令アドレスを外部へ出力するアドレスバス．（３）
は各ステージで実行されている命令のアドレスを保持す
るパッファ．（４）はパッフア｛３》の出力と分岐命令
の変位とを加え分岐先アドレスを計算する加算器．（５
｝はメモリから読み出した命令やデータを入力するデー
タバス．（６）はデータバス（５）経由でフエツチした
命令を保持する命令レジスタ．（７）は命令レジスタ（
６）の内容をデコードするデコータ．（８》はデコーダ
《７》の出力の一部である分岐命令の変位を保持するパ
ツファ．（９）はデコーダ《７》の出力であるコントロ
ール信号によって制御されている演算実行部で．その内
部のαＩはレジｘｐ．ａｕはＡＬＵ，α２はＡＬＵ（１
１１の結果によって分岐条件の成立・不或立を判定する
判定回路である。

次にこの従来例の分岐命令時の動作を説明する。

１番地が分岐命令であった場合．条件成立ならばｊ番地
に分岐し不成立ならば次の（Ｓ＋１）番地を実行しなけ
ればならない。まず最初のサイクルではＩＰステージで
プログラムカウンタ《１）のアドレ２ｉがアドレスバス
（２》から出力され命令レジスタ（６）にデータバス（
５》を経由してｉ番地の分岐命令が入る。２番目のサイ
クルではＩＤステージでデコーダ（７）により分岐命令
がデコードされ．またＩＰステージで命令レジスタ（６
）には（１＋１）番地の命令が入る。３番目のサイクル
ではＡＤＨステージでレジスタａｌからデータが胱み出
され．４番目のサイクルではＡＬＵステージでＡＬＵａ
ｌ）で演算が実行され分岐条件が判定回路ａ番で判定さ
れる。またＡＤＨステージで加算器《４》にようパッフ
ァ（８）の分岐命令の変位とバツファ（３）のアドレス
ｌとから分岐先アドレスが計算される。５番目のサイク
ルでは．もし条件不成立ならばＡＬＵステージでつづけ
て（ｉ＋１）番地の命令が実行されるが．条件成立であ
ればプログラムカウンタ（１）には分岐先アドレスが入
り命令レジスタ（６）にはｊ番地の命令が入る。同時に
！Ｄステージ以降にある命令は無効にされる。以上の動
作についてサイクルごとの各ステージの命令を表にする
と次のようになる。

〔発明が解決しようとする課題〕

以上のように従来のパイプライン構成のマイクロプロセ
ッサは分岐命令にかいて条件或立が判定されてから分岐
先の命令をフエツチするので．分岐しない場合は通常の
演算命令と同様に次命令の実行に遅れはないが．分岐す
る場合は３サイクルの遅れが生じるという課題があった
。

この発明は上記の課題を解消するためになされたもので
．分岐する場合でも少ないサイクルで分岐できるマイク
ロプロセッサを得ることを目的とする。

〔課題を解決するための手段〕

この発明のマイクロプロセッサは分岐先命令をフエツチ
・デコードするための専用のアドレスバス・データバス
とプログラムカウンタと命令レジスタとデコーダとを設
けるととも゛に．条件判定の結果によってデコード結果
であるコントロール信号を切ｂ替えるセレクタを設けた
ものである。

〔作用〕

この発明のマイクロプロセッサは専用のプログラムカウ
ンタと命令レジスタとデコーダを使って次命令と同時に
分岐先命令をフエツチ・デコードし．セレクタによって
条件判定後ただちにコントロール信号を分岐命令に切ｂ
替えることにより．分岐する場合の遅れを少なくする。

〔実権例〕

以下，この発明の実總例を図について説明する。

第１図において，　（１）−ａｍは上記従来例と同一ま
たは相当部分であ！），ａ９は分岐先アドレスを保持す
るプログラムカウンタ．ａ●は分岐先アドレスを出力す
る専用のアドレスバス．　（１？ｌは分岐先命令をフエ
ツチする専用のデータバス．　＋１！１は分岐先命令を
保持する命令レジスタ．ａ＊は命令レジスタα場ノ内容
をデコードするデコーダ．（至）は判定回路ａ＃にした
がって２つのデコーダ（７）α９の出力であるコントロ
ール信号を切り替えるセレクタである。第２図はこの発
明のマイクロプロセッサを使ったシステム構成例を示す
ブロック図であり．（イ）は第１図にしめしたマイクロ
プロセッサ．（ロ）はアドレスバスとデータバスをそれ
ぞれ２重にもつデュアルボートメモリである。

次に実施例の分岐命令時の動作を説明する。ｉ番地が分
岐命令であった場合．２番目のサイクルまでは従来例と
同じである。３番目のサイクルではＡＤＨステージでレ
ジスタα●からデータが読み出される　またＩＰステー
ジで加算器（４）により分岐命令の変化とバツファ（３
）のアドレス量とから計算された分岐先アドレスがアド
レスバスα●かラ出力され．一方プログラムカウンタ（
！》のアドレス（１＋２）がアドレスバス｛２》から出
刀される。デュアルボートメモリ（ロ）から胱み出され
た分岐先命令はデータバスａカ経由で命令レジスタａＩ
Ｉに入シ．並行して読み出された（ｌ＋２）番地の命令
はデータバス（５）経由で命令レジスタ（６）に入る。

４番目のサイクルではＡＬＵステージでＡＬＵａｌｌで
演算が実行され分岐条件が判定回路（１４で判定される
。ＩＤステージでｊ番地と（ｊ＋２）番地の命令はそれ
ぞれデコータ（７）　！１１でデコードされる。１たＩ
Ｆステージで（　ｊ＋１　）番地と（ｉ＋３）番地の命
令がそれぞれ命令レジスタ（６）α［有］に入る。５番
目のサイクルでは．もし条件不成立ならばＡＬＵステー
ジでつづけて（　ｉ＋ｉ　）番地の命令が実行されるが
．条件成立であればセレクタ■が切り替わってデコーダ
ａ！Ｊの出力がコントロール信号として演算実行部（９
）に与えられる。同時にＡＬＵステージ以降にある命令
は無効にされる。以上の動作についてサイクルごとの各
ステージの命令を表にすると次のようになる。

〔発明の効果〕

以上のように，本発明のマイクロプロセッサは分岐命令
にかいて分岐先の命令と次命令を並行してフエツチしデ
コードできるように構成したので．条件成立が判定され
てからすぐに分岐先命令の実行に切り替えられ．分岐す
る場合の遅れが１サイクルですむという効果がある。も
ちろん分岐しない場合は従来と同様に遅れはない。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマイクロプロセッサ
をしめすブロック図．第２図はこの発明のマイクロプロ
セッサを使ったシステム構成例をしめずブロック図．第
３図は従来例のマイクロプロセッサをしめずブロック図
である。 鯛は分岐先アドレスを保持するプログラムヵウンタ．　
ａｅは分岐先アドレスを出力する専用アドレスバス．ａ
つは分岐先命令をフエツチする専用のデータバス．ａ瞳
は分岐先命令を保持する命令レジスタ．ａＩは命令レジ
スタａ樽の内容をデコードするデコーダ．（１）は判定
回路０にしたがって２つのデコ一ダ（？）　ａｌの出力
を切り替えるセレクタである。 なお． 各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. パイプライン構成のマイクロプロセツサにおいて、分岐
   命令の分岐先アドレスを保持するプログラムカウンタと
   分岐先アドレスを出力する専用のアドレスバスと、分岐
   先命令を入力する専用のデータバスと、分岐先命令を保
   持する命令レジスタと、この命令レジスタの命令をデコ
   ードするデコーダと、このデコーダの出力であるコント
   ロール信号と通常の命令シーケンスのコントロール信号
   とを分岐条件によつて切り替えるセレクタとを備えたマ
   イクロプロセツサ。