JPH03246741A - 同期制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のＣＰＵと同一バスで結合する共有メ
モリをもった計算機システムに係り、共有メモリ上の排
他制御を行う同期制御装置に関するものである。

〔従来の技術〕

従来、この種の同期制御装置として、例えば特開昭５９
−２２５４６９号公報及び特開昭６０−１２９８６７号
公報に示されるように、同期制御を行う場合、共有メモ
リ自身に共有メモリの排他制御を管理させることにより
、メモリバスの占有率の低減及びＣＰＵ負荷の軽減を図
るものがある。

上記公報技術は共有メモリ上の排他制御を行なうアドレ
スに対してプロセッサあるいは演算装置に番号を付は同
一の番号の時のみ該アドレスに対してアクセス可能とす
るもので、つまり、プロセッサ、または演算装置の番号
とアドレスにより排他制御し、他の番号のプロセッサ、
演算装置が該アドレス以外はバスロックしないことをメ
リットとするものである。

しかしながら、ラスト・アンド・セットを行なうような
場合は、上記公報技術によってもＣＰＵ負荷の軽減とメ
モリバス占有率の低減に回答効果は期待し得ない。

第３図は共有メモリを用いた同期制御の手段として知ら
れているラスト・アンド・セット方式を説明するための
もので、図において、（１）は第１の中央処理装置（以
下第１のＣＰＩＩと略す）、（２）は第２の中央処理装
置（以下第２のＣＰｔ１と略す）、（３）は第１と第２
のＣＰＩＪ　（１）　　　（２）からアクセスされる共
有メモリ、（４）はメモリハス、（５）は排他制御のた
めのセマフォ線である。

このラスト・アンド・セット方式は２つ以上のＣＰｔ１
あるいはプログラムから共有メモリの共通域をアクセス
するとき、その排他的使用を特定領域のフラグを用いて
管理する方式て、この共通域のアクセス動作は次の通り
となる！ （ａ）第１のＣＰＩＩ　（１）か特定領域のフラグの読
み出しを行なうと同時にメモリハス（４）を排他制御す
るセマフォ線（５）をドライブする。

（ｂ）第１　ノＣＰＩＩ　（１）はコノフラグからＣＰ
ＬＩ　（２）か共通域を使用しているか否かを判断する
。

（ｃ）　フラグの内容がｒ□、のときつまり共通域の使
用か許されたとき、第１のＣＰＵ　（１）は自身が共通
域使用中を示す「１」をフラグに書き込む。

（ｄ）フラグの内容か「１」のときつまり共通域が使用
中の時第１のＣＰＬＩ　（１）は共通域の使用の終了を
待つ。

（ｅ）　　（ｃ）、（ｅ）いずれかの処理の終了と同時
にセマフォ線（５）を解除する。

セマフォ線（５）は複数のＣＰＵで特定領域のフラグの
ように互いに特定アドレスを指定するときにドライブす
るもので、ドライブする前に既にドライブされているか
を判断し、ドライブされているときはセマフォ線（５）
が解除されるまでドライブするＣＰＵは待機することに
なる。

（発明が解決しようとする課題） 従来の同期制御装置は以上のような動作のためいずれか
のＣＰＵ　（１）　または（２）が特定領域のフラグに
対してアクセスを行なう場合、 （Ｉ）セマフォ線のドライブ可否の判定（ＩＩ）セマフ
ォ線のドライブ （ＩＩＩ　）フラグの読み込み （ＩＶ　）フラグの判定 （Ｖ）フラグの書き込み （Ｖｌ　）セマフォ線の解除 といった一連の動作が発生する。

（１）〜（Ｖｌ）はＣＰｔ１の負荷を高める原因になり
、（ＩＩ）〜（Ｖｌ　）は他のＣＰＵかメモリハスを使
えないことからメモリハス（５）の占有率を高める原因
になるという問題点がある。

この発明は上記のような問題点を解消するためになされ
たものて、ＣＰＵのメモリハスの占有率を低減させると
共に、ＣＰＵの負荷も軽減させることかできるラスト・
アンド・セット方式に基づく同期制御装置を提供するこ
とを目的とする。

〔課題を解決するための手段］ この発明に係る同期制御装置は、複数のＣＰＩＩと同一
のバスで結合する共有メモリをもつ計算機システムにお
いて、同期制御を共有メモリを用いて行う際、その共有
メモリの排他制御を共有メモリ自身で管理する管理手段
を備えたものである。

（作用） この発明においては、共有メモリ自身に排他制御管理を
させることによりＣＰＵのメモリバス占有率の低減とｃ
ｐｕ負荷の軽減を図る。

（実施例） 以下、この発明の一実施例を図について説明する。

第１図において、（１）〜（４）は第３図と同一部分て
あり、（６）は共有メモリ（３）の排他制御を意味する
同期線である。

また、第２図は上記共有メモリ（３）のブロック図を示
し、共有メモリ（３）は、メモリバス（４）から送られ
るアドレスの内容を記憶するアドレス記憶回路（３ａ）
、メモリ部（３ｂ）、メモリ制御回路（３Ｃ）及びメモ
リ部（３ａ）からのデータが「Ｏ」か否かと判定するデ
ータ判定回路（３ｄ）を有し、後述のように共有メモリ
の排他制御を管理する管理手段を構成している。

次に、上記第１図と第２図構成に係る動作について説明
する。

第１のＣＰＵ　（１）が同期制御を行なう場合、まず、
第１のＣＰＬＩ　（１）から共有メモリ（２）の特定領
域のフラグに対してアクセスする場合、同期線（６）と
メモリハス（４）にそのアドレスを同時にドライブする
。

共有メモリ（３）はこの同期線（６）とメモリハス（４
）のアドレスを各々メモリ制御回路（３Ｃ）とアドレス
記憶回路（３ａ）に蓄える。メモリ制御回路（３Ｃ）は
同期線（６）を受は取るとアドレス記憶回路（３ａ）か
ら与えられる排他制御するアドレスでメモリ部（３ｂ）
へデータを読み出す指示を出す。メモリ部（３ｂ）は読
み出したデータをデータ判定回路（３ｄ）へ送る。デー
タ判定回路（３ｄ）では、このデータの決められた位置
のビットをフラグとし、その内容かｒ□、か否かを判定
し、「０」の時その旨をメモリ制御回路（３ｃ）へ伝え
る。メモリ制御回路（３ｃ）はこの通知により予め用意
したデータ「１」をアドレス記憶回路（３ａ）で与えら
れる排他制御するアドレスでメモリ部（３ｂ）へ書き込
む指示を出す。メモリ部（３ｂ）はこの指示に従いその
アドレスのフラグとして決められたビット位置に「１」
を書き込む。

方、メモリ部（３ｂ）から読み出したフラグが「０」で
ない場合は、以後の処理は行なわず、この同期制御を終
了する。

ここて、ＣＰＬＩへは排他制御するアドレスの元のフラ
グの内容をそのまま返送し、その内容か「０」のとき、
共有メモリ（３）自身でフラグを「１」に変更したこと
になり、返送された内容が「１」のときは共有メモリ（
３）自身は何もせずに終了したことを意味するものであ
る。

なお、上記実施例は第１のＣＰＩＩ　（１）で示したが
、他のＣＰＩＩ　（２）でも同様の処理を行なうもので
ある。

また、上記実施例は共有メモリ（３）の排他制御する指
示を同期線（６）で行なったが、メモリパス（４）のア
ドレス線の最上位ビット等を用いても良い。こうするこ
とであるアドレス以上は共有メモリ（３）を排他制御す
る空間と決めることが可能となる。

（発明の効果） 以上のように、この発明によれば、同期制御の手段とな
るテスト・アンド・セット方式を行なう場合、共有メモ
リ自身にその排他制御を行なわせる構成としたので、 １　セマフォ線のドライブ可否の判定、２、フラグ（排
他制御するアドレスのデータ）の読み込み ３、フラグの判定 ４、フラグへの書き込み ５、セマフォ線の解除 の処理がなくなり、ＣＰＵ負荷の軽減が図れると共に、
一連の処理中にメモリバスを占有することもないためメ
モリバスの占有率の低減が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期制御装置を説明
するための計算機システムの構成図、第２図はこの発明
の一実施例による共有メモリの排他制御のブロック図、
第３図は従来の同期制御装置を説明する計算機システム
構成図である。 （１）は第１のＣＰＵ　、　（２）は第２のＣＰＵ　、
　（３）は共有メモリ、（３ａ）はアドレス記憶回路、
（３ｂ）はメモリ部、（３Ｃ）はメモリ制御回路、（３
ｄ）はデータ判定回路、（４）はメモリパス、（６）は
同期線である。 第 図 第 ３ 図 手 続 補 正 書（自発） 平成 ２年 ４月 １、事件の表示 特願平２−４５２６１、 発明の名称 同期制御装置 補正をする者 事件との関係　特許出願人 住　所　　　東京都千代田区丸の内二丁目２番３号代表
者志岐守哉 中白ヒル４階 ６　補正の内容 明細書第２頁第１１行、第２頁第１６行、第３頁第３行
及び第５頁第５行の「ラスト」という各記載をそれぞれ
「テスト」と補正する。 以　　上

Claims (1)

【特許請求の範囲】
1. 複数のＣＰＵと同一のバスで結合する共有メモリをもつ
   計算機システムにおいて、同期制御を共有メモリを用い
   て行う際、その共有メモリの排他制御を共有メモリ自身
   で管理する管理手段を備えたことを特徴とする同期制御
   装置。