JPH03247133A - データ多重分離装置 - Google Patents
データ多重分離装置Info
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- JPH03247133A JPH03247133A JP4627690A JP4627690A JPH03247133A JP H03247133 A JPH03247133 A JP H03247133A JP 4627690 A JP4627690 A JP 4627690A JP 4627690 A JP4627690 A JP 4627690A JP H03247133 A JPH03247133 A JP H03247133A
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- JP
- Japan
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- data
- enable signal
- facility
- multiplexing
- counter circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はテレビ電話、テレビ会議等のオーディオ・ビ
ジュアル通信において、ＣＣＩＴＴ勧告Ｈ，２２１に記
述されたデータフレーム（以下、Ｈ，２２１フレームと
いう）のフレーム構造に従ってデータ多重あるいは分離
を行うデータ多重分離装置に関するものである。
ジュアル通信において、ＣＣＩＴＴ勧告Ｈ，２２１に記
述されたデータフレーム（以下、Ｈ，２２１フレームと
いう）のフレーム構造に従ってデータ多重あるいは分離
を行うデータ多重分離装置に関するものである。
［従来の技術］
第２図は例えば、“ベーシック・フィーチャーズ・オブ
・ザ・Ｈ２２１−マルデックス・インチグレイテッド拳
サーキット” ｒＢａｓｉｃ ｆｅａｔｕｒｅｓ
ｏｆ ｔｈｅ Ｈ２２１−Ｍｕｌｄｅｘ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔＪ、（ＣＣＩＴＴ
５ＧＸＶ オスロ会合、１９８９、Ｍａｒｃｈ）
に示された従来のデータ多重分離装置の構成を示すブロ
ック図であり、ＨＯ２２１フレームのデータ多重あるい
は分離を行う。
・ザ・Ｈ２２１−マルデックス・インチグレイテッド拳
サーキット” ｒＢａｓｉｃ ｆｅａｔｕｒｅｓ
ｏｆ ｔｈｅ Ｈ２２１−Ｍｕｌｄｅｘ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔＪ、（ＣＣＩＴＴ
５ＧＸＶ オスロ会合、１９８９、Ｍａｒｃｈ）
に示された従来のデータ多重分離装置の構成を示すブロ
ック図であり、ＨＯ２２１フレームのデータ多重あるい
は分離を行う。
このＨ１２２１フレームはビットレートが６４Ｋ ｂ
／ ｓのとき第３図に示すような論理構造を持っており
、１フレームは８ｏオクテツト単位（１オクテツトは８
ビツト）で構成され、各オクテツトの第１から第８ビツ
トはそれぞれ第１サブチヤネルから第８サブチヤネルと
呼ばれている。特に、第８サブチヤネルはサービスチャ
ネル（以下、ＳＣという）と呼ばれ、フレーム同期ある
いはマルチフレーム同期を確立させるための８ビツトの
コード（以下、ＦＡＳという）、端末の表示と前記サブ
チャネルの各ファシリティ （例えば、動画コーデック
、静止画コーデック、音声コーデック等のリソース）へ
の割り当て表示用の８ビツトのコード（以下、ＲＡＳと
いう）が格納されている。
／ ｓのとき第３図に示すような論理構造を持っており
、１フレームは８ｏオクテツト単位（１オクテツトは８
ビツト）で構成され、各オクテツトの第１から第８ビツ
トはそれぞれ第１サブチヤネルから第８サブチヤネルと
呼ばれている。特に、第８サブチヤネルはサービスチャ
ネル（以下、ＳＣという）と呼ばれ、フレーム同期ある
いはマルチフレーム同期を確立させるための８ビツトの
コード（以下、ＦＡＳという）、端末の表示と前記サブ
チャネルの各ファシリティ （例えば、動画コーデック
、静止画コーデック、音声コーデック等のリソース）へ
の割り当て表示用の８ビツトのコード（以下、ＲＡＳと
いう）が格納されている。
このような構造を持つＨ，２２１フレームは、オクテツ
ト番号の小さいものから、かつビット番号の小さいもの
から伝送される。
ト番号の小さいものから、かつビット番号の小さいもの
から伝送される。
また、第２図において、（１）は送信タイミング信号生
成部、（２）は送信タイミング信号、（３）はＦＡＳ生
成部、（４）は送信ＲＡＳレジスタ、（５）はデータ多
重イネーブル信号のパターンが格納されたリード・オン
リー・メモリ（以下、データ多重イネーブル信号生成Ｒ
ＯＭという）（６）は各ファシリティに対するデータ多
重イネーブル信号、（７）は各ファシリティからの送信
データ、（８）は送信データ、（９）はフレームおよび
マルチフレーム同期検出部、（１０）は同期信号、（１
１）は受信タイミング信号生成部、（１２）は受信タイ
ミング信号、（１３）は受信ＢＡＳレジスタ、（１４）
はデータ分離イネーブル信号のパターンが格納されたリ
ード・オンリー・メモリ（以下、データ分離イネーブル
信号生成ＲＯＭという）、（１５）は各ファシリティに
対するデータ分離イネーブル信号、（１６）は受信デー
タ、（１７）はデータバスである。
成部、（２）は送信タイミング信号、（３）はＦＡＳ生
成部、（４）は送信ＲＡＳレジスタ、（５）はデータ多
重イネーブル信号のパターンが格納されたリード・オン
リー・メモリ（以下、データ多重イネーブル信号生成Ｒ
ＯＭという）（６）は各ファシリティに対するデータ多
重イネーブル信号、（７）は各ファシリティからの送信
データ、（８）は送信データ、（９）はフレームおよび
マルチフレーム同期検出部、（１０）は同期信号、（１
１）は受信タイミング信号生成部、（１２）は受信タイ
ミング信号、（１３）は受信ＢＡＳレジスタ、（１４）
はデータ分離イネーブル信号のパターンが格納されたリ
ード・オンリー・メモリ（以下、データ分離イネーブル
信号生成ＲＯＭという）、（１５）は各ファシリティに
対するデータ分離イネーブル信号、（１６）は受信デー
タ、（１７）はデータバスである。
次に、Ｈ，２２ｉフレームの第１〜第２サブチヤネルに
ファシリティＡのデータを、第３〜第７サブチヤネルに
ファシリティＢのデータを割り当てた場合（第４図）を
例にとり、動作について説明する。
ファシリティＡのデータを、第３〜第７サブチヤネルに
ファシリティＢのデータを割り当てた場合（第４図）を
例にとり、動作について説明する。
まず、送信データ（８）の多重動作について説明する。
ＦＡＳ生成部（３）は送信タイミング信号（２）に従い
、Ｈ，２２１フレームの第８サブチヤネルのオクテツト
番号１〜８の位置に８ビツトのＦＡＳコードを送出し、
送信データ（８）に乗せる。
、Ｈ，２２１フレームの第８サブチヤネルのオクテツト
番号１〜８の位置に８ビツトのＦＡＳコードを送出し、
送信データ（８）に乗せる。
外部マイクロプロセッサ（図示せず）で変更等の処理が
されたＲＡＳはデータバス（１７）を介して一旦送信Ｒ
ＡＳレジスタ（４）に格納されるが、この送信ＢＡＳレ
ジスタ（４）は送信タイミング信号（２）に従い、Ｈ，
２２１フレームの第８サブチヤネルのオクテツト番号９
〜１６の位置に８ビツトのＲＡＳコードを送出し、送信
データ（８）に乗せる。データ多重イネーブル信号生成
ＲＯＭ（５）は、送信タイミング信号（２）に従い、第
１〜第２サブチヤネルの位置でファシリティＡ（図示せ
ず）に対してデータ多重イネーブル信号（６ａ）を出力
し、第３〜第７サブチヤネルの位置でファシリティＢ（
図示せず）に対してデータ多重イネーブル信号（６ｂ）
を出力する。ファシリティＡはデータ多重イネーブル信
号（６ａ）が出力されている期間にファシリティ送信デ
ータ（７ａ）を送出して送信データ（８）に乗せ、また
ファシリティＢはデータ多重イネーブル信号（６ｂ）が
出力されている期間にファシリティ送信データ（７ｂ）
を送出して送信データ（８）に乗せる。
されたＲＡＳはデータバス（１７）を介して一旦送信Ｒ
ＡＳレジスタ（４）に格納されるが、この送信ＢＡＳレ
ジスタ（４）は送信タイミング信号（２）に従い、Ｈ，
２２１フレームの第８サブチヤネルのオクテツト番号９
〜１６の位置に８ビツトのＲＡＳコードを送出し、送信
データ（８）に乗せる。データ多重イネーブル信号生成
ＲＯＭ（５）は、送信タイミング信号（２）に従い、第
１〜第２サブチヤネルの位置でファシリティＡ（図示せ
ず）に対してデータ多重イネーブル信号（６ａ）を出力
し、第３〜第７サブチヤネルの位置でファシリティＢ（
図示せず）に対してデータ多重イネーブル信号（６ｂ）
を出力する。ファシリティＡはデータ多重イネーブル信
号（６ａ）が出力されている期間にファシリティ送信デ
ータ（７ａ）を送出して送信データ（８）に乗せ、また
ファシリティＢはデータ多重イネーブル信号（６ｂ）が
出力されている期間にファシリティ送信データ（７ｂ）
を送出して送信データ（８）に乗せる。
次に、受信データ（１６）の分離動作について説明する
。
。
フレームおよびマルチフレーム同期検出部（９）が受信
データ（１６）からＦＡＳを検出して同期信号（１０）
を生成すると、この同期信号（１０）に基づいて受信タ
イミング信号生成部（１１）で生成される受信タイミン
グ信号（１２）に従って受信ＲＡＳレジスタ（１３）が
受信データ（１６）からＢＡＳを抽出して格納する。そ
して、この受信ＢＡＳレジスタ（１３）に格納されたＲ
ＡＳをデータバス（１７）を介して外部マイクロプロセ
ッサ（図示せず）が読み出し、変更等の処理を行う。ま
た、データ分離イネーブル信号生成ＲＯＭ（１４）は、
受信タイミング信号（１２）に従い、第１〜第２サブチ
ヤネルの位置でファシリティＡ（図示せず）に対してデ
ータ分離イネーブル信号（１５ａ）を出力し、第３〜第
７サブチヤネルの位置でファシリティＢ（図示せず）に
対してデータ分離イネーブル信号（１５ｂ）を出力する
。ファシリティＡはデータ分離イネーブル信号（１５ａ
）が出力されている期間に受信データ（１６）からファ
シリティＡの受信データを分離し、またファシリティＢ
はデータ分離イネーブル信号（１５ｂ）が出力されてい
る期間に受信データ（１６）からファシリティＢの受信
データを分離する。
データ（１６）からＦＡＳを検出して同期信号（１０）
を生成すると、この同期信号（１０）に基づいて受信タ
イミング信号生成部（１１）で生成される受信タイミン
グ信号（１２）に従って受信ＲＡＳレジスタ（１３）が
受信データ（１６）からＢＡＳを抽出して格納する。そ
して、この受信ＢＡＳレジスタ（１３）に格納されたＲ
ＡＳをデータバス（１７）を介して外部マイクロプロセ
ッサ（図示せず）が読み出し、変更等の処理を行う。ま
た、データ分離イネーブル信号生成ＲＯＭ（１４）は、
受信タイミング信号（１２）に従い、第１〜第２サブチ
ヤネルの位置でファシリティＡ（図示せず）に対してデ
ータ分離イネーブル信号（１５ａ）を出力し、第３〜第
７サブチヤネルの位置でファシリティＢ（図示せず）に
対してデータ分離イネーブル信号（１５ｂ）を出力する
。ファシリティＡはデータ分離イネーブル信号（１５ａ
）が出力されている期間に受信データ（１６）からファ
シリティＡの受信データを分離し、またファシリティＢ
はデータ分離イネーブル信号（１５ｂ）が出力されてい
る期間に受信データ（１６）からファシリティＢの受信
データを分離する。
［発明が解決しようとする課題］
従来のデータ多重分離装置は以上のように構成されてい
るので、各ファシリティに対するデータ多重イネーブル
信号およびデータ分離イネーブル信号を専用のＲＯＭを
用意してこれに格納しなければならない上、いったんＲ
ＯＭに格納すると変更が困難であるという課題があった
。
るので、各ファシリティに対するデータ多重イネーブル
信号およびデータ分離イネーブル信号を専用のＲＯＭを
用意してこれに格納しなければならない上、いったんＲ
ＯＭに格納すると変更が困難であるという課題があった
。
この発明は上記のような課題を解決するためになされた
もので、各ファシリティに対するデータ多重イネーブル
信号およびデータ分離イネーブル信号を外部マイクロプ
ロセッサによりプログラムにて設定・変更等行えるデー
タ多重分離装置を得ることを目的とする。
もので、各ファシリティに対するデータ多重イネーブル
信号およびデータ分離イネーブル信号を外部マイクロプ
ロセッサによりプログラムにて設定・変更等行えるデー
タ多重分離装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係わるデータ多重分離装置は、各ファシリテ
ィに対するデータ多重イネーブル信号を生成するカウン
タ回路と、各ファシリティに対するデータ分離イネーブ
ル信号を生成するカウンタ回路とを設け、これらのカウ
ンタ回路をデータバスを介して外部マイクロプロセッサ
と接続したものである。
ィに対するデータ多重イネーブル信号を生成するカウン
タ回路と、各ファシリティに対するデータ分離イネーブ
ル信号を生成するカウンタ回路とを設け、これらのカウ
ンタ回路をデータバスを介して外部マイクロプロセッサ
と接続したものである。
［作用］
この発明におけるデータ多重分離装置では、各ファシリ
ティに対するデータ多重イネーブル信号を生成するカウ
ンタ回路と、各ファシリティに対するデータ分離イネー
ブル信号を生成するカウンタ回路とを、データバスを介
して外部マイクロプロセッサと接続したので、この外部
マイクロプロセッサによりプログラムにてデータ多重イ
ネーブル信号およびデータ分離イネーブル信号を設定・
変更することができる。
ティに対するデータ多重イネーブル信号を生成するカウ
ンタ回路と、各ファシリティに対するデータ分離イネー
ブル信号を生成するカウンタ回路とを、データバスを介
して外部マイクロプロセッサと接続したので、この外部
マイクロプロセッサによりプログラムにてデータ多重イ
ネーブル信号およびデータ分離イネーブル信号を設定・
変更することができる。
［実施例コ
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるデータ多重分離装置
の構成を示すブロック図であり、従来のデータ多重分離
装置装置（第２図）と同一または相当部分には同一符号
を付して説明を省略する。
の構成を示すブロック図であり、従来のデータ多重分離
装置装置（第２図）と同一または相当部分には同一符号
を付して説明を省略する。
図において、（１８）はデータ多重イネーブル信号生成
用カウンタ回路、（１９）はデータ分離イネーブル信号
生成用カウンタ回路である。
用カウンタ回路、（１９）はデータ分離イネーブル信号
生成用カウンタ回路である。
次に、ＨＯ２２１フレームの第１〜第２サブチヤネルに
ファシリティＡのデータを、第３〜第７サブチヤネルに
ファシリティＢのデータを割り当てた場合（第４図）を
例にとり、動作について説明する。
ファシリティＡのデータを、第３〜第７サブチヤネルに
ファシリティＢのデータを割り当てた場合（第４図）を
例にとり、動作について説明する。
まず、送信データ（８）の多重動作について説明する。
データ多重イネーブル信号生成用カウンタ回路（１８）
は、外部マイクロプロセッサによりデータバス（１７）
を介してデータ多重イネーブル信号を出力開始するサブ
チャネル番号と出力とする幅（連続するサブチャネルの
数）を示すパラメータが設定されると、送信タイミング
信号（２）に従って設定された該サブチャネルから設定
されたその幅の分だけデータ多重イネーブル信号（６）
を出力するような機能を持つ。外部マイクロプロセッサ
によりデータバス（１７）を介してファシリティＡ用の
データ多重イネーブル信号生成用カウンタ回路（１８ａ
）にデータ多重イネーブル信号（６ａ）を出力開始する
サブチャネル番号を１、出力する幅を２と設定されると
、このデータ多重イネーブル信号生成用カウンタ回路（
１８ａ）は送信タイミング信号（２）に従って第１〜第
２サブチヤネルの位置にデータ多重イネーブル信号（６
ａ）を出力する。また、外部マイクロプロセッサにより
データバス（１７）を介してファシリティＢ用のデータ
多重イネーブル信号生成用カウンタ回路（１８ｂ）にデ
ータ多重イネーブル信号（６ｂ）を出力開始するサブチ
ャネル番号を３、出力する幅を５と設定されると、この
データ多重イネーブル信号生成用カウンタ回路（１８ｂ
）は送信タイミング信号（２）に従って第３〜第７サブ
チヤネルの位置にデータ多重イネーブル信号（６ｂ）を
出力する。ファシリティＡはデータ多重イネーブル信号
（６ａ）が出力されている期間にファシリティ送信デー
タ（７ａ）を送出して送信データ（８）に乗せ、またフ
ァシリティＢはデータ多重イネーブル信号（６ｂ）が出
力されている期間にファシリティ送信データ（７ｂ）を
送出して送信データ（８）に乗せる。
は、外部マイクロプロセッサによりデータバス（１７）
を介してデータ多重イネーブル信号を出力開始するサブ
チャネル番号と出力とする幅（連続するサブチャネルの
数）を示すパラメータが設定されると、送信タイミング
信号（２）に従って設定された該サブチャネルから設定
されたその幅の分だけデータ多重イネーブル信号（６）
を出力するような機能を持つ。外部マイクロプロセッサ
によりデータバス（１７）を介してファシリティＡ用の
データ多重イネーブル信号生成用カウンタ回路（１８ａ
）にデータ多重イネーブル信号（６ａ）を出力開始する
サブチャネル番号を１、出力する幅を２と設定されると
、このデータ多重イネーブル信号生成用カウンタ回路（
１８ａ）は送信タイミング信号（２）に従って第１〜第
２サブチヤネルの位置にデータ多重イネーブル信号（６
ａ）を出力する。また、外部マイクロプロセッサにより
データバス（１７）を介してファシリティＢ用のデータ
多重イネーブル信号生成用カウンタ回路（１８ｂ）にデ
ータ多重イネーブル信号（６ｂ）を出力開始するサブチ
ャネル番号を３、出力する幅を５と設定されると、この
データ多重イネーブル信号生成用カウンタ回路（１８ｂ
）は送信タイミング信号（２）に従って第３〜第７サブ
チヤネルの位置にデータ多重イネーブル信号（６ｂ）を
出力する。ファシリティＡはデータ多重イネーブル信号
（６ａ）が出力されている期間にファシリティ送信デー
タ（７ａ）を送出して送信データ（８）に乗せ、またフ
ァシリティＢはデータ多重イネーブル信号（６ｂ）が出
力されている期間にファシリティ送信データ（７ｂ）を
送出して送信データ（８）に乗せる。
次に、受信データ（１６）の分離動作について説明する
。
。
データ分離イネーブル信号生成用カウンタ回路（１９）
は、外部マイクロプロセッサによりデータバス（１７）
を介してデータ分離イネーブル信号（１５）を出力開始
するサブチャネル番号と出力とする幅（連続するサブチ
ャネルの数）を示すパラメータが設定されると、受信タ
イミング信号（１２）に従って設定された該サブチャネ
ルから設定されたその幅の分だけデータ分離イネーブル
信号（１５）を出力するような機能を持つ。外部マイク
ロプロセッサによりデータバス（１７）を介してファシ
リティＡ用のデータ分離イネーブル信号生成用カウンタ
回路（１９ａ）にデータ分離イネーブル信号（１５ａ）
を出力開始するサブチャネル番号を１、出力する幅を２
と設定されると、このデータ分離イネーブル信号生成用
カウンタ回路（１９ａ）は受信タイミング信号（１２）
に従って第１〜第２サブチヤネルの位置にデータ分離イ
ネーブル信号（１５ａ）を出力する。また、外部マイク
ロプロセッサによりデータバス（１７）を介してファシ
リティＢ用のデータ分離イネーブル信号生成用カウンタ
回路（１９ｂ）にデータ分離イネーブル信号（１５ｂ）
を出力開始するサブチャネル番号を３、出力する幅を５
と設定されると、このデータ分離イネーブル信号生成用
カウンタ回路（１９ｂ）は受信タイミング信号（１２）
に従って第３〜第７サブチヤネルの位置にデータ分離イ
ネーブル信号（１５ｂ）を出力する。ファシリティＡは
データ分離イネーブル信号（１５ａ）が出力されている
期間に受信データ（１６）からファシリティＡの受信デ
ータを分離し、またファシリティＢはデータ分離イネー
ブル信号（１５ｂ）が出力されている期間に受信データ
（１６）からファシリティＢの受信データを分離する。
は、外部マイクロプロセッサによりデータバス（１７）
を介してデータ分離イネーブル信号（１５）を出力開始
するサブチャネル番号と出力とする幅（連続するサブチ
ャネルの数）を示すパラメータが設定されると、受信タ
イミング信号（１２）に従って設定された該サブチャネ
ルから設定されたその幅の分だけデータ分離イネーブル
信号（１５）を出力するような機能を持つ。外部マイク
ロプロセッサによりデータバス（１７）を介してファシ
リティＡ用のデータ分離イネーブル信号生成用カウンタ
回路（１９ａ）にデータ分離イネーブル信号（１５ａ）
を出力開始するサブチャネル番号を１、出力する幅を２
と設定されると、このデータ分離イネーブル信号生成用
カウンタ回路（１９ａ）は受信タイミング信号（１２）
に従って第１〜第２サブチヤネルの位置にデータ分離イ
ネーブル信号（１５ａ）を出力する。また、外部マイク
ロプロセッサによりデータバス（１７）を介してファシ
リティＢ用のデータ分離イネーブル信号生成用カウンタ
回路（１９ｂ）にデータ分離イネーブル信号（１５ｂ）
を出力開始するサブチャネル番号を３、出力する幅を５
と設定されると、このデータ分離イネーブル信号生成用
カウンタ回路（１９ｂ）は受信タイミング信号（１２）
に従って第３〜第７サブチヤネルの位置にデータ分離イ
ネーブル信号（１５ｂ）を出力する。ファシリティＡは
データ分離イネーブル信号（１５ａ）が出力されている
期間に受信データ（１６）からファシリティＡの受信デ
ータを分離し、またファシリティＢはデータ分離イネー
ブル信号（１５ｂ）が出力されている期間に受信データ
（１６）からファシリティＢの受信データを分離する。
なお、上記実施例では、ファシリティの数を２つとした
が、この数はＨ，２２１フレーム内に納まる範囲であれ
ばいくつあってもよい。
が、この数はＨ，２２１フレーム内に納まる範囲であれ
ばいくつあってもよい。
また、ビットレート６４ Ｋ ｂ ／ ｓのＨ，２２１
フレーム（第３図）について説明したが、これを越える
ビットレートのＨ，２２１フレームについても同様の手
段により、データ多重および分離を行うことができる。
フレーム（第３図）について説明したが、これを越える
ビットレートのＨ，２２１フレームについても同様の手
段により、データ多重および分離を行うことができる。
［発明の効果］
以上のようにこの発明によれば、各ファシリティに対す
るデータ多重イネーブル信号を生成するカウンタ回路と
、各ファシリティに対するデータ分離イネーブル信号を
生成するカウンタ回路とを、データバスを介して外部マ
イクロプロセッサと接続したので、この外部マイクロプ
ロセッサによりプログラムにて上記各信号を任意に設定
・変更することができ、またデータ多重イネーブル信号
生成ＲＯＭおよびデータ分離イネーブル信号生成ＲＯＭ
が不要となる効果がある。
るデータ多重イネーブル信号を生成するカウンタ回路と
、各ファシリティに対するデータ分離イネーブル信号を
生成するカウンタ回路とを、データバスを介して外部マ
イクロプロセッサと接続したので、この外部マイクロプ
ロセッサによりプログラムにて上記各信号を任意に設定
・変更することができ、またデータ多重イネーブル信号
生成ＲＯＭおよびデータ分離イネーブル信号生成ＲＯＭ
が不要となる効果がある。
また、ＲＯＭが不要となるために、ＬＳＩ化が容易とな
り、装置を小型化できる効果もある。
り、装置を小型化できる効果もある。
第１図はこの発明の一実施例によるデータ多重分離装置
の構成を示すブロック図、第２図は従来のデータ多重分
離装置の構成を示すブロック図、第３図はＨ，２２１フ
レームの論理構造を示す図、第４図は第１〜第２サブチ
ヤネルにファシリティＡのデータを、第３〜第７サブチ
ヤネルにファシリティＢのデータを割り当てた場合のＨ
，２２１フレームの構成を示す図である。 図において、（１７）はデータバス、（１８）はデータ
多重イネーブル信号を生成するカウンタ回路、（１９）
はデータ分離イネーブル信号を生成するカウンタ回路で
ある。 なお図中、同一符号は同一または相当部分を示す。
の構成を示すブロック図、第２図は従来のデータ多重分
離装置の構成を示すブロック図、第３図はＨ，２２１フ
レームの論理構造を示す図、第４図は第１〜第２サブチ
ヤネルにファシリティＡのデータを、第３〜第７サブチ
ヤネルにファシリティＢのデータを割り当てた場合のＨ
，２２１フレームの構成を示す図である。 図において、（１７）はデータバス、（１８）はデータ
多重イネーブル信号を生成するカウンタ回路、（１９）
はデータ分離イネーブル信号を生成するカウンタ回路で
ある。 なお図中、同一符号は同一または相当部分を示す。
Claims (1)
- 第１から第８のサブチャネルから構成され、かつ第８の
サブチャネルにフレーム同期用のＦＡＳを含むフレーム
構造に従ってデータの多重あるいは分離を行うデータ多
重分離装置において、前記フレーム構造内のデータ多重
イネーブル信号を生成するカウンタ回路と、前記フレー
ム構造内のデータ分離イネーブル信号を生成するカウン
タ回路とを設け、これらのカウンタ回路を制御するため
にデータバスを介してこれらのカウンタ回路に外部マイ
クロプロセッサを接続したことを特徴とするデータ多重
分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4627690A JPH03247133A (ja) | 1990-02-26 | 1990-02-26 | データ多重分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4627690A JPH03247133A (ja) | 1990-02-26 | 1990-02-26 | データ多重分離装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03247133A true JPH03247133A (ja) | 1991-11-05 |
Family
ID=12742706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4627690A Pending JPH03247133A (ja) | 1990-02-26 | 1990-02-26 | データ多重分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03247133A (ja) |
-
1990
- 1990-02-26 JP JP4627690A patent/JPH03247133A/ja active Pending
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