JPH0324740A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野」 本発明は、多層基板にペアチップをフェイスダウンボン
ディングし実装する半導体装置に関する［発明の砥要コ 本発明は、多層基板にペアチップをフエイスダ［発明が
解決しようとする課題コ しかし、前述の従来技術ではペアチップが露出してしま
い、厚くなってしまうという問題点を有する。又、第２
図に示す様に封止剤が少量しか塗布できない為、強度的
、信頼性面がおどるという間題点を有する。そこで本発
明はこのような問題点を解決するもので、その目的とす
るところは薄型化でき．かつ、強度的、信頼性面で向上
のできる半導体装置を提供するところにある。

［課題を解決するための手段コ 本発明の半導体装置は３層基板以上の多層基板にペアチ
ップを７エイスダウンボンディングし実装する半導体装
置において、前記ベアチノプを少なくとも、前記多層基
板の内層パターン上にフェイスダウンボンディングし、
前記多層基板に前記ペアチップを落し込み実装されてい
ることを特徴とする。

［実施例］ 第１図は本発明の実施例における主要断面図である。第
１層目基材７Ｋペアチップ１を落し込むための穴をあけ
、前記ペアチップ１を金バンプ２により接続できうるパ
ターン５を有する。内層基材８を接着剤等で貼り合わせ
、スルーホール等により第１層目パターン４と内層パタ
ーン５を電気的に接続し、電解メッキにより、内層パタ
ーン５に金メッキ処理をおこなう。ペアチップ１を熱及
び超音波等により、金バンブ２と前記内層パターン５を
接続し、前記ペアチップ１と内層パターン５を電気的に
接続すると共に前記スルーホールにより第１層目パター
ン４とも電気的に接続し、封止剤５によりパッケージし
たフェイスダウンボンディング実装構造である。多層基
板６０表面パターン４にペアチップ１を直接接続せず、
多層基板６の厚み内にペアチップ１を落し込んでしまう
ものである。

［発明の効果コ 以上述べたように本発明によれば、前記多層基板の内層
パターンにペアチップを７エイスダウンボンディングし
実装することにより、本発明の半導体装置はペアチップ
の厚み分だけ薄型化が可能であるという効果を有する。

また、ペアチップを基板内にうめ込んでしまう為、封止
剤が厚くでき強度的、信頼性面で向上するという効果を
有する。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 １・・・・・・・・・ペアチノプ ２・・・・・・・・・ペアチップ上に形成された金バン
プ３・・・・・・・・・封止剤 ４・・・・・・・・・多ｊ一基板の１層目パターン５・
・・・・・・・・多層基板の２層目パターン６・・・・
・・・・多層基板 ７・・・・・・・・・多層基板の第１鳩基材８・・・・
・・・・・多層基板の第２層基材以上

Claims (1)

【特許請求の範囲】
1. ３層基板以上の多層基板にペアチップをフェイスダウン
   ボンディングし実装する半導体装置において、前記ペア
   チップを少なくとも前記多層基板の内層パターン上にフ
   ェイスダウンボンディングし実装されていることを特徴
   とする半導体装置。