JPH0324761A - ダイナミック型記憶装置の製造方法 - Google Patents
ダイナミック型記憶装置の製造方法Info
- Publication number
- JPH0324761A JPH0324761A JP1160389A JP16038989A JPH0324761A JP H0324761 A JPH0324761 A JP H0324761A JP 1160389 A JP1160389 A JP 1160389A JP 16038989 A JP16038989 A JP 16038989A JP H0324761 A JPH0324761 A JP H0324761A
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- Japan
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- transistor
- mos transistor
- drain
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- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、単位記憶セルを構成するスイッチング用ＭＯ
Ｓトランジスタの特性を劣化させることなく安定して実
現でき、さらに記憶セルのキャパシタ蓄積電荷のリーク
を抑え、記憶情報の保持特性を向上できるダイナミック
型記憶装置の製造方法に関するものである。
Ｓトランジスタの特性を劣化させることなく安定して実
現でき、さらに記憶セルのキャパシタ蓄積電荷のリーク
を抑え、記憶情報の保持特性を向上できるダイナミック
型記憶装置の製造方法に関するものである。
従来の技術
近年、素子の微細化に伴い、ダイナミック型記憶装置に
おいても、ホットエレクトロンによるトランジスタの特
性劣化が問題となり、その対策として低濃度ドレイン領
域構造、いわゆる、ＬＤＤ構造のトランジスタを用いた
半導体装置が主流となってきている。以下に、ＬＤＤ構
造ＭＯＳ トランジスタを用いた従来のダイナミック型
記憶装置について説明する。第３図は従来のダイナミッ
ク型記憶装置の単位記憶セルの平面図、第４図はそのＢ
−Ｂ’線に沿った断面図である。１は半導体基板、２は
素子分離領域、３はキャパシタ部のイオン注入によるｎ
十領域、，４は第１ポリシリコン層のキャパシタ対向電
極、５は第２ポリシリコン層のスイッチング用トランジ
スタのゲート電極及びワード線、６はスイッチング用ト
ランジスタのＬＤＤ構造形成時の不純物イオン注入によ
るｎ領域、７はスイッチング用トランジスタのソース，
ドレイン形成時の不純物イオン注入によるｎ十領域、８
は層間膜、９はコンタクト窓、１０は金属配線によるビ
ット線である。このように構成されたダイナミック型記
憶装置の動作を説明すると、まず、ワード線５により選
択された単位記憶セルのスイッチング用ＭＯＳトランジ
スタがオン状態になり、書き込み時においては、人力デ
ータの“ｌ”または“０”の電位に相当する電荷が、ビ
ット＄１１１１０を通してキャパシタ部のｏ＋領域３に
蓄積保持される。読み出し時においては、キャパシタ部
の蓄積電荷がビット線電位に微小変化をもたらし、この
電位変化がセンスアンプにより増幅され、記憶情報の“
１“，“Ｏ”の区別はキャパシタ部へ電荷が蓄積されて
いるか否かによって実現される。
おいても、ホットエレクトロンによるトランジスタの特
性劣化が問題となり、その対策として低濃度ドレイン領
域構造、いわゆる、ＬＤＤ構造のトランジスタを用いた
半導体装置が主流となってきている。以下に、ＬＤＤ構
造ＭＯＳ トランジスタを用いた従来のダイナミック型
記憶装置について説明する。第３図は従来のダイナミッ
ク型記憶装置の単位記憶セルの平面図、第４図はそのＢ
−Ｂ’線に沿った断面図である。１は半導体基板、２は
素子分離領域、３はキャパシタ部のイオン注入によるｎ
十領域、，４は第１ポリシリコン層のキャパシタ対向電
極、５は第２ポリシリコン層のスイッチング用トランジ
スタのゲート電極及びワード線、６はスイッチング用ト
ランジスタのＬＤＤ構造形成時の不純物イオン注入によ
るｎ領域、７はスイッチング用トランジスタのソース，
ドレイン形成時の不純物イオン注入によるｎ十領域、８
は層間膜、９はコンタクト窓、１０は金属配線によるビ
ット線である。このように構成されたダイナミック型記
憶装置の動作を説明すると、まず、ワード線５により選
択された単位記憶セルのスイッチング用ＭＯＳトランジ
スタがオン状態になり、書き込み時においては、人力デ
ータの“ｌ”または“０”の電位に相当する電荷が、ビ
ット＄１１１１０を通してキャパシタ部のｏ＋領域３に
蓄積保持される。読み出し時においては、キャパシタ部
の蓄積電荷がビット線電位に微小変化をもたらし、この
電位変化がセンスアンプにより増幅され、記憶情報の“
１“，“Ｏ”の区別はキャパシタ部へ電荷が蓄積されて
いるか否かによって実現される。
発明が解決しようとする課題
しかしながら上記従来の構成では、素子の？Ｍ細化に伴
い、スイッチング用ＭＯＳトランジスタのゲート膜厚が
薄くなり、ソース．ドレイン形成の不純物イオン注入時
に、不純物イオンがゲート層を突き抜けてチャネル領域
１ｌにｎ十拡散層１２が形成され、トランジスタの特性
が劣化する。また、スイッチング用ＭＯＳトランジスタ
の一端であるキャパシタ部３との接続部１３に、高濃度
領域７がＬＤＤ構造形成とそれにつづいてソース，ドレ
イン形成との２回の不純物イオン注入によって形成され
ており、加速されたイオン粒子の衝突により、この領域
の基板にダメージが与えられる。このことにより、キャ
パシタ部の蓄積電荷がリークし易くなり、そのリーク電
流の方向は、基板バイアス≦Ｏｖとすることから基板か
らキャパシタ部へ電子が注入される方向であり、キャパ
シタ部３の電位が下がり、記憶情報の保持特性が劣化す
るという問題点を有していた。本発明は上記問題点を解
決するもので、スイッチング用ＭＯＳトランジスタの特
性と、記憶情報の保持特性の優れたダイナミック型記憶
装置の製造方法を提供することを目的とする。
い、スイッチング用ＭＯＳトランジスタのゲート膜厚が
薄くなり、ソース．ドレイン形成の不純物イオン注入時
に、不純物イオンがゲート層を突き抜けてチャネル領域
１ｌにｎ十拡散層１２が形成され、トランジスタの特性
が劣化する。また、スイッチング用ＭＯＳトランジスタ
の一端であるキャパシタ部３との接続部１３に、高濃度
領域７がＬＤＤ構造形成とそれにつづいてソース，ドレ
イン形成との２回の不純物イオン注入によって形成され
ており、加速されたイオン粒子の衝突により、この領域
の基板にダメージが与えられる。このことにより、キャ
パシタ部の蓄積電荷がリークし易くなり、そのリーク電
流の方向は、基板バイアス≦Ｏｖとすることから基板か
らキャパシタ部へ電子が注入される方向であり、キャパ
シタ部３の電位が下がり、記憶情報の保持特性が劣化す
るという問題点を有していた。本発明は上記問題点を解
決するもので、スイッチング用ＭＯＳトランジスタの特
性と、記憶情報の保持特性の優れたダイナミック型記憶
装置の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達威するために、本発明のダイナミック型記
憶装置の製造方法は、マスクを用いて記憶セルマトリク
スアレイ部全体を被覆して、ソース，ドレイン形成のた
めの不純物イオン注入を行い、スイッチング用ＭＯＳｔ
−ランジスタの一端であるキャパシタ部との接続部およ
び他端であるビット線との接続部を低濃度ドレイン領域
と同等の低濃度拡散領域で構成するものである。
憶装置の製造方法は、マスクを用いて記憶セルマトリク
スアレイ部全体を被覆して、ソース，ドレイン形成のた
めの不純物イオン注入を行い、スイッチング用ＭＯＳｔ
−ランジスタの一端であるキャパシタ部との接続部およ
び他端であるビット線との接続部を低濃度ドレイン領域
と同等の低濃度拡散領域で構成するものである。
作用
この構成により、ソース，ドレイン形成に注入される不
純物イオンが、スイッチング用ＭＯＳトランジスタのチ
ャネル領域へ突き抜けることによるトランジスタ特性の
劣化を防ぎ、ゲート膜厚を薄くしても安定した動作を実
現することができる。
純物イオンが、スイッチング用ＭＯＳトランジスタのチ
ャネル領域へ突き抜けることによるトランジスタ特性の
劣化を防ぎ、ゲート膜厚を薄くしても安定した動作を実
現することができる。
また、スイッチング用ＭＯＳトランジスタの一端である
キャパシタ部との接続部に、ソース，ドレイン形成の不
純物イオン注入によるｎ十領域が存在せず、イオン注入
による基板へのダメージを低減して、記憶セルキャパシ
タ部のリーク電流を抑え、記憶情報の保持特性の向上を
実現することができる。さらにスイッチング用ＭＯＳ
｝ランシスタの他端であるビット線との接続部も、上記
と同様に不純物イオン注入によるｎ＋領域が存在せず、
ビット線から基板への、無用なリーク電流を低減できる
。
キャパシタ部との接続部に、ソース，ドレイン形成の不
純物イオン注入によるｎ十領域が存在せず、イオン注入
による基板へのダメージを低減して、記憶セルキャパシ
タ部のリーク電流を抑え、記憶情報の保持特性の向上を
実現することができる。さらにスイッチング用ＭＯＳ
｝ランシスタの他端であるビット線との接続部も、上記
と同様に不純物イオン注入によるｎ＋領域が存在せず、
ビット線から基板への、無用なリーク電流を低減できる
。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。
る。
第１図は本発明の実施例におけるダイナミック型記憶装
置の単位記録セルの平面図、第２図はＡ−Ａ’ Ｉに沿
った断面図を示すものである。すなわち、半導体基板１
上に素子分離領域２を形成後、キャパシタ部３に不純物
イオン注入を行い、ｎ十領域を形成する。次に、１度目
のゲート酸化膜を形成後、第１ポリシリコン層を形成し
、パターニングを行ってキャパシタ対向電極４を形成す
る。さらに、２度目のゲート酸化膜形成後、第２ボリシ
リコン層を形成し、パターニングを行ってスイッチング
トランシスタのゲート電極およびワード線５を形成する
。このポリシリコン層をマスクにして不純物を選択的に
イオン注入し、ＬＤＤ構造トランジスタ用のｎ一領域６
を形成する。次に、マスク１４を用いて記憶セルマトリ
クスアレイ全体の領域を被覆して不純物イオン注入し、
ソース，ドレイン領域を形成する。その後、層間膜８を
形成後コンタクト窓９を開口し、金属配線によるビット
１１ｌＩ１０を形成する。
置の単位記録セルの平面図、第２図はＡ−Ａ’ Ｉに沿
った断面図を示すものである。すなわち、半導体基板１
上に素子分離領域２を形成後、キャパシタ部３に不純物
イオン注入を行い、ｎ十領域を形成する。次に、１度目
のゲート酸化膜を形成後、第１ポリシリコン層を形成し
、パターニングを行ってキャパシタ対向電極４を形成す
る。さらに、２度目のゲート酸化膜形成後、第２ボリシ
リコン層を形成し、パターニングを行ってスイッチング
トランシスタのゲート電極およびワード線５を形成する
。このポリシリコン層をマスクにして不純物を選択的に
イオン注入し、ＬＤＤ構造トランジスタ用のｎ一領域６
を形成する。次に、マスク１４を用いて記憶セルマトリ
クスアレイ全体の領域を被覆して不純物イオン注入し、
ソース，ドレイン領域を形成する。その後、層間膜８を
形成後コンタクト窓９を開口し、金属配線によるビット
１１ｌＩ１０を形成する。
本実施例で形成されたダイナミック型記憶装置について
、その動作を説明すると、記憶セルマトリクスアレイ部
全体は、マスク１４で被覆してソース，ドレインのｎ十
領域形成のための不純物イオン注入が行われるので、記
憶セルを構成するスイッチング用ＭＯＳトランジスタの
ゲート電極上への注入はなく、さらに基板においてはｎ
十領域が形成されず、ＬＤＤ構造トランジスタの不純物
イオン注入によるｎ一領域と同等の低濃度拡散領域のま
まとなり、加速イオン粒子によるダメージを低減した構
造になっている。これにより、ソース，ドレイン注入の
ｎ十型不純物イオンが、スイッチング用ＭＯＳトランジ
スタのゲートを突き抜けてチャネル領域１１にｎ十拡散
層が形成されるのを防止でき、トランジスタ特性の劣化
を防ぐことができる。さらに、基板に対してイオン注入
によるダメージが低減され、キャパシタ蓄積電荷の基板
へのリークを著しく減少することができ、記憶情報の保
持特性を向上改善することができる。
、その動作を説明すると、記憶セルマトリクスアレイ部
全体は、マスク１４で被覆してソース，ドレインのｎ十
領域形成のための不純物イオン注入が行われるので、記
憶セルを構成するスイッチング用ＭＯＳトランジスタの
ゲート電極上への注入はなく、さらに基板においてはｎ
十領域が形成されず、ＬＤＤ構造トランジスタの不純物
イオン注入によるｎ一領域と同等の低濃度拡散領域のま
まとなり、加速イオン粒子によるダメージを低減した構
造になっている。これにより、ソース，ドレイン注入の
ｎ十型不純物イオンが、スイッチング用ＭＯＳトランジ
スタのゲートを突き抜けてチャネル領域１１にｎ十拡散
層が形成されるのを防止でき、トランジスタ特性の劣化
を防ぐことができる。さらに、基板に対してイオン注入
によるダメージが低減され、キャパシタ蓄積電荷の基板
へのリークを著しく減少することができ、記憶情報の保
持特性を向上改善することができる。
またビット線から基板への無用なリーク電流も大幅に減
少することができる。なお、本実施例では２次元構造の
記憶セルとしているが、三次元構造の記憶セルについて
も同じである。
少することができる。なお、本実施例では２次元構造の
記憶セルとしているが、三次元構造の記憶セルについて
も同じである。
発明の効果
以上のように本発明によれば、単位記憶セルを構成する
スイッチング用ＭＯＳ｝ランジスタの特性を微細化に伴
いゲート薄膜を薄くしても劣化させることなく、また、
キャパシタ部の蓄積電荷の基板へのリーク、ビット線か
ら基板へのリーク電流を低減して、安定した動作と、記
憶情報の保持特性の優れたダイナミック型記憶装置を実
現することができる。
スイッチング用ＭＯＳ｝ランジスタの特性を微細化に伴
いゲート薄膜を薄くしても劣化させることなく、また、
キャパシタ部の蓄積電荷の基板へのリーク、ビット線か
ら基板へのリーク電流を低減して、安定した動作と、記
憶情報の保持特性の優れたダイナミック型記憶装置を実
現することができる。
第１図は本発明の実施例におけるダイナミック型記憶装
置の単位記憶セルの平面図、第２図はＡ−Ａ’線に沿っ
た断面図、第３図は従来の技術によるダイナミック型記
憶装置の単位記憶セルの平面図、第４図はＢ−Ｂ’線に
沿った断面図である。 ｌ・・・・・・半導体基板、２・・・・・・素子分離領
域、３・・・・・・キャパシタ部、４・・・・・・キャ
パシタ対向電極、５・・・・・・スイッチング用ＭＯＳ
トランジスタのゲート電極およびワード線、６・・・
・・・スイッチング用ＭＯＳトランジスタのＬＤＤ形成
時の不純物イオン注入によるｎ十領域、７・・・・・・
スイッチング用ＭＯＳトランジスタのソース，ドレイン
形成時の不純物イオン注入によるｎ＋領域、８・・・・
・・層間膜、９・・・・・・コンタクト窓、１０・・・
・・・金属配線によるビット線、１ｌ・・・・・・スイ
ッチング用ＭＯＳ｝ランジスタのチャネル領域、１２・
・・・・・ソース，ドレイン形成時の不純物イオンのゲ
ート突き抜けによるｎ＋領域、１３・・・・・・スイッ
チング用ＭＯＳトランジスタの一端であるキャパシタ部
との接続部、１４・・・・・・ソース，ドレイン形成の
不純物イオンを遮断するためのマスク。
置の単位記憶セルの平面図、第２図はＡ−Ａ’線に沿っ
た断面図、第３図は従来の技術によるダイナミック型記
憶装置の単位記憶セルの平面図、第４図はＢ−Ｂ’線に
沿った断面図である。 ｌ・・・・・・半導体基板、２・・・・・・素子分離領
域、３・・・・・・キャパシタ部、４・・・・・・キャ
パシタ対向電極、５・・・・・・スイッチング用ＭＯＳ
トランジスタのゲート電極およびワード線、６・・・
・・・スイッチング用ＭＯＳトランジスタのＬＤＤ形成
時の不純物イオン注入によるｎ十領域、７・・・・・・
スイッチング用ＭＯＳトランジスタのソース，ドレイン
形成時の不純物イオン注入によるｎ＋領域、８・・・・
・・層間膜、９・・・・・・コンタクト窓、１０・・・
・・・金属配線によるビット線、１ｌ・・・・・・スイ
ッチング用ＭＯＳ｝ランジスタのチャネル領域、１２・
・・・・・ソース，ドレイン形成時の不純物イオンのゲ
ート突き抜けによるｎ＋領域、１３・・・・・・スイッ
チング用ＭＯＳトランジスタの一端であるキャパシタ部
との接続部、１４・・・・・・ソース，ドレイン形成の
不純物イオンを遮断するためのマスク。
Claims (2)
- （１）スイッチング用ＭＯＳトランジスタの制御をワー
ド線電位で行い、そのトランジスタの一端をキャパシタ
部に、他端をビット線に接続して単位記憶セルを構成し
たダイナミック型記憶装置の形成工程で、前記ＭＯＳト
ランジスタのソース、ドレイン形成のための不純物イオ
ン注入時に、記憶セルマトリクスアレイ部全体を被覆す
るマスクパターンを用いることを特徴とするダイナミッ
ク型記憶装置の製造方法。 - （２）スイッチング用ＭＯＳトランジスタの一端である
キャパシタ部との接続部および他端であるビット線との
接続部を低濃度拡散で形成したことを特徴とする請求項
１記載のダイナミック型記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160389A JPH0324761A (ja) | 1989-06-22 | 1989-06-22 | ダイナミック型記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160389A JPH0324761A (ja) | 1989-06-22 | 1989-06-22 | ダイナミック型記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324761A true JPH0324761A (ja) | 1991-02-01 |
Family
ID=15713907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160389A Pending JPH0324761A (ja) | 1989-06-22 | 1989-06-22 | ダイナミック型記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615846B1 (en) | 2002-08-07 | 2003-09-09 | Elysee Beauty Products, Ltd. | Hair wrapper with stackable cartridges and cartridges for the same |
| US6662808B2 (en) | 2002-08-09 | 2003-12-16 | Elysee Beauty Products, Ltd. | Hair wrapper |
-
1989
- 1989-06-22 JP JP1160389A patent/JPH0324761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615846B1 (en) | 2002-08-07 | 2003-09-09 | Elysee Beauty Products, Ltd. | Hair wrapper with stackable cartridges and cartridges for the same |
| US6662808B2 (en) | 2002-08-09 | 2003-12-16 | Elysee Beauty Products, Ltd. | Hair wrapper |
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