JPH0493086A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0493086A JPH0493086A JP2211393A JP21139390A JPH0493086A JP H0493086 A JPH0493086 A JP H0493086A JP 2211393 A JP2211393 A JP 2211393A JP 21139390 A JP21139390 A JP 21139390A JP H0493086 A JPH0493086 A JP H0493086A
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- Japan
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- region
- diffusion layer
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法に関し、特に
、Ｅ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の書
き込み特性の向上を図ったものである。
、Ｅ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の書
き込み特性の向上を図ったものである。
ＥＰＲＯＭは、不揮発性メモリとして利用される半導体
装置であって、Ｆ Ａ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ
ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉｏ
ｎ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ ）型のＥＦＲＯＭが特に有名であるが、この形
式のＥＰＲＯＭは、書き込み速度が遅いという欠点があ
る。
装置であって、Ｆ Ａ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ
ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉｏ
ｎ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ ）型のＥＦＲＯＭが特に有名であるが、この形
式のＥＰＲＯＭは、書き込み速度が遅いという欠点があ
る。
そこで、書き込みの高速化が図られた従来のＥＦＲＯＭ
として、第３図（ａ）及び（ｂ）に示すようなものがあ
る。
として、第３図（ａ）及び（ｂ）に示すようなものがあ
る。
即ち、第３図（ａ）は従来のＥＰＲＯＭの構造を示す断
面図、第３図（ｂ）は同図（ａ）のＢ−Ｂ線断面図であ
り、Ｐ形の半導体基板１上にＬＯＧＯ３酸化膜からなる
素子分離領域２．・・・、２が形成されていて、それら
素子分離領域に囲まれた部分が素子領域３及び４となっ
ている。
面図、第３図（ｂ）は同図（ａ）のＢ−Ｂ線断面図であ
り、Ｐ形の半導体基板１上にＬＯＧＯ３酸化膜からなる
素子分離領域２．・・・、２が形成されていて、それら
素子分離領域に囲まれた部分が素子領域３及び４となっ
ている。
素子領域３及び４には、薄い酸化膜５及び６が形成され
るとともに、それら薄い酸化膜５及び６上には、素子分
離領域２を越えて素子領域３及び４の両方に渡るフロー
ティングゲート７が積層されている。
るとともに、それら薄い酸化膜５及び６上には、素子分
離領域２を越えて素子領域３及び４の両方に渡るフロー
ティングゲート７が積層されている。
フローティングゲート７は、例えばポリシリコンを堆積
した後にリンをドープして形成される低抵抗の金属から
構成される。
した後にリンをドープして形成される低抵抗の金属から
構成される。
そして、一方の素子領域３には、フローティングゲート
７の薄い絶縁膜５を隔てた下側の区域を挾み込むように
、ソース用のＮ＋形拡散層８及びドレイン用のＮ゛形拡
散層９が形成され、一方のＮ・膨拡散層８は、アルミニ
ウム等の金属からなる接地線８ａに接続され、他方のＮ
゛形拡散層９は、アルミニウム等の金属からなるビット
線９ａに接続されている。
７の薄い絶縁膜５を隔てた下側の区域を挾み込むように
、ソース用のＮ＋形拡散層８及びドレイン用のＮ゛形拡
散層９が形成され、一方のＮ・膨拡散層８は、アルミニ
ウム等の金属からなる接地線８ａに接続され、他方のＮ
゛形拡散層９は、アルミニウム等の金属からなるビット
線９ａに接続されている。
つまり、素子領域３には、ＭＯＳ形のトランジスタが構
成されている。
成されている。
一方、素子領域４には、フローティングゲート７の薄い
酸化膜６を隔てた下側にＮ゛形拡散層１０が形成されて
いて、そのＮ゛形拡散層１０が、アルミニウム等の金属
からなるワード線１０ａに接続されている。
酸化膜６を隔てた下側にＮ゛形拡散層１０が形成されて
いて、そのＮ゛形拡散層１０が、アルミニウム等の金属
からなるワード線１０ａに接続されている。
さらに、半導体基板１の上面全体が、眉間絶縁膜１１で
覆われている。
覆われている。
そして、ＦＡＭＯ３は、ビット線９ａ及びワード綿１０
ａ、即ち、ドレインとなるＮ゛形拡散層９及びコントロ
ールゲートとなるＮ＋形拡散層１０に高圧を加えたとき
に起きるブレークダウン現象により発生ずるホットエレ
クトロンがフローティングゲート７に注入されることを
利用してデータの書き込みを行うが、このような構成で
あると、フローティングゲート７の上にコントロールゲ
ートを形成する通常のＦＡＭＯ３に比べて容量比が大き
くなるので、書き込みの高速化が図られる。
ａ、即ち、ドレインとなるＮ゛形拡散層９及びコントロ
ールゲートとなるＮ＋形拡散層１０に高圧を加えたとき
に起きるブレークダウン現象により発生ずるホットエレ
クトロンがフローティングゲート７に注入されることを
利用してデータの書き込みを行うが、このような構成で
あると、フローティングゲート７の上にコントロールゲ
ートを形成する通常のＦＡＭＯ３に比べて容量比が大き
くなるので、書き込みの高速化が図られる。
しかしながら、上述した従来の技術では、結局はアバラ
ンシェ注入によりフローティングゲート７に電荷を注入
して書き込みを行うため、高圧が必要であるとともに、
書き込み時間の短縮も充分ではなかった。
ンシェ注入によりフローティングゲート７に電荷を注入
して書き込みを行うため、高圧が必要であるとともに、
書き込み時間の短縮も充分ではなかった。
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、製造工程の複雑化等
を招くことなく、書き込み時間の高速化が図られるＥＰ
ＲＯＭ及びその製造方法を提供することを目的としてい
る。
題に着目してなされたものであり、製造工程の複雑化等
を招くことなく、書き込み時間の高速化が図られるＥＰ
ＲＯＭ及びその製造方法を提供することを目的としてい
る。
上記目的を達成するために、請求項（１）記載の発明で
ある半導体装置は、半導体基板上に形成された第１及び
第２の素子領域と、前記半導体基板上に絶縁膜を介して
形成され且つ前記第１及び第２の素子領域の両方に渡る
フローティングゲートと、前記第１の素子領域における
前記フローティングゲートの前記絶縁膜を隔てた下側に
形成され且つ前記半導体基板と同形の第１の高濃度拡散
層と、前記第１の素子領域における前記フローティング
ゲートの前記絶縁膜を隔てた下側の区域を挟み込むよう
に形成されたソース・ドレイン用の拡散層と、前記第２
の素子領域における前記フローティングゲートの下側に
前記絶縁膜を隔てて形成され且つ前記半導体基板と同形
の第２の高濃度拡散層と、を備えた。
ある半導体装置は、半導体基板上に形成された第１及び
第２の素子領域と、前記半導体基板上に絶縁膜を介して
形成され且つ前記第１及び第２の素子領域の両方に渡る
フローティングゲートと、前記第１の素子領域における
前記フローティングゲートの前記絶縁膜を隔てた下側に
形成され且つ前記半導体基板と同形の第１の高濃度拡散
層と、前記第１の素子領域における前記フローティング
ゲートの前記絶縁膜を隔てた下側の区域を挟み込むよう
に形成されたソース・ドレイン用の拡散層と、前記第２
の素子領域における前記フローティングゲートの下側に
前記絶縁膜を隔てて形成され且つ前記半導体基板と同形
の第２の高濃度拡散層と、を備えた。
また、請求項（２）記載の発明である半導体装置の製造
方法は、半導体基板上に素子分離領域を形成して第１及
び第２の素子領域を形成する工程と、前記第１及び第２
の素子領域にイオン注入を行って前記半導体基板と同形
の高濃度拡散層を形成する工程と、前記第１及び第２の
素子領域の両方に渡るフローティングゲートを絶縁膜を
介して前記半導体基板上に形成する工程と、前記第１の
素子領域における前記フローティングゲートの前記絶縁
膜を隔てた下側の区域を挟み込むソース・ドレイン用の
拡散層を前記半導体基板に形成する工程と、を備えた。
方法は、半導体基板上に素子分離領域を形成して第１及
び第２の素子領域を形成する工程と、前記第１及び第２
の素子領域にイオン注入を行って前記半導体基板と同形
の高濃度拡散層を形成する工程と、前記第１及び第２の
素子領域の両方に渡るフローティングゲートを絶縁膜を
介して前記半導体基板上に形成する工程と、前記第１の
素子領域における前記フローティングゲートの前記絶縁
膜を隔てた下側の区域を挟み込むソース・ドレイン用の
拡散層を前記半導体基板に形成する工程と、を備えた。
請求項（１）記載の発明にあっては、ドレイン用の拡散
層と、第２の高濃度拡散層とに電圧を加えると、第１の
高濃度拡散層が高空乏層領域となるから、ハンド間トン
ネルによる基板ホットエレクトロン注入（Ｂ Ｂ Ｔ
Ｓ ＨＥ ： Ｂａｎｄ ｔｏ Ｂａｎｄｔｕｎｎｅｌ
ｉｎｇ Ｉｎｄｕｃｅｄ ５ｕｂｓｔｒａｔｅ ｌ１ｏ
ｔ Ｅｌｅｃｔｒｏｎ ）が起こって書き込みが行われ
る。
層と、第２の高濃度拡散層とに電圧を加えると、第１の
高濃度拡散層が高空乏層領域となるから、ハンド間トン
ネルによる基板ホットエレクトロン注入（Ｂ Ｂ Ｔ
Ｓ ＨＥ ： Ｂａｎｄ ｔｏ Ｂａｎｄｔｕｎｎｅｌ
ｉｎｇ Ｉｎｄｕｃｅｄ ５ｕｂｓｔｒａｔｅ ｌ１ｏ
ｔ Ｅｌｅｃｔｒｏｎ ）が起こって書き込みが行われ
る。
そして、ＢＢＩＳＨＥはアバランシェ注入より効率が良
いから、本発明の半導体装置の書き込みは、アバランシ
ェ注入を利用したＥＰＲＯＭよりも高速に行われる。
いから、本発明の半導体装置の書き込みは、アバランシ
ェ注入を利用したＥＰＲＯＭよりも高速に行われる。
また、請求項（２）記載の発明にあっては、第１及び第
２の素子領域にイオン注入を行って半導体基板と同形の
高濃度拡散層を形成するので、請求項（１）記載の半導
体装置におりる第１及び第２の高濃度拡散層が一度の処
理で形成される。
２の素子領域にイオン注入を行って半導体基板と同形の
高濃度拡散層を形成するので、請求項（１）記載の半導
体装置におりる第１及び第２の高濃度拡散層が一度の処
理で形成される。
以下、この発明の実施例を図面に基づいて説明する。
第１（財）（ａ）は本発明に係る半導体装置の構成を示
す断面図、第１図（ｂ）は同図（ａ）のＡ−Ａ線断面図
であり、上記従来の技術で説明した第３図（ａ）及び（
ｂ）と同等の部材及び部位には、同じ符号を付し、その
重複する説明は省略する。
す断面図、第１図（ｂ）は同図（ａ）のＡ−Ａ線断面図
であり、上記従来の技術で説明した第３図（ａ）及び（
ｂ）と同等の部材及び部位には、同じ符号を付し、その
重複する説明は省略する。
即ち、本実施例の半導体装置の構成は、第１の素子領域
としての素子領域３のフローティングゲート７の薄い絶
縁膜５を隔てた下側に、半導体基板１と同形の高濃度拡
散層であるＰ゛形拡散Ｎ１２を形成するとともに、第２
の素子領域としての素子領域４のフローティングゲート
７の薄い絶縁膜６を隔てた下側に、Ｎ゛形拡散層に代え
て半導体基板１と同形の高濃度拡散層であるＰ゛形拡散
層１３及びこのＰ゛形拡散層１３の下面を取り囲むｎウ
ェル１ａを形成したことを除いては、第３図（ａ）及び
（ｂ）に示した従来の装置と同様である。
としての素子領域３のフローティングゲート７の薄い絶
縁膜５を隔てた下側に、半導体基板１と同形の高濃度拡
散層であるＰ゛形拡散Ｎ１２を形成するとともに、第２
の素子領域としての素子領域４のフローティングゲート
７の薄い絶縁膜６を隔てた下側に、Ｎ゛形拡散層に代え
て半導体基板１と同形の高濃度拡散層であるＰ゛形拡散
層１３及びこのＰ゛形拡散層１３の下面を取り囲むｎウ
ェル１ａを形成したことを除いては、第３図（ａ）及び
（ｂ）に示した従来の装置と同様である。
第２図（ａ）乃至（ｄ）は、本実施例の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
先ず、Ｐ形の半導体基板１上に、ｎウェル１ａを形成す
るとともに、ＬＯＧＯ３酸化膜からなる素子分離領域２
．・・・、２を形成して素子領域３及び４を形成し、さ
らに、それら素子領域３及び４に犠牲酸化膜１５を形成
する（第２図（ａ）参照）。
るとともに、ＬＯＧＯ３酸化膜からなる素子分離領域２
．・・・、２を形成して素子領域３及び４を形成し、さ
らに、それら素子領域３及び４に犠牲酸化膜１５を形成
する（第２図（ａ）参照）。
次いで、通常のフォト工程により、素子領域３の中央部
及び素子領域４に開口部を有するレジストパターン１６
を形成した後、ボロンイオンＢ＋を注入して、素子領域
３にＰ゛形拡散層１２を形成し、素子領域４にＰ゛形拡
散層１３を形成する（第２図（ｂ）参照）。
及び素子領域４に開口部を有するレジストパターン１６
を形成した後、ボロンイオンＢ＋を注入して、素子領域
３にＰ゛形拡散層１２を形成し、素子領域４にＰ゛形拡
散層１３を形成する（第２図（ｂ）参照）。
ここで、Ｐ“膨拡散層１２及び１３のＰ“の濃度は、Ｂ
Ｂ Ｉ ＳＨＥの効率が最大となる１０ＩＢ〜５ Ｘ
１０１６（ｃｍ−３）とする。
Ｂ Ｉ ＳＨＥの効率が最大となる１０ＩＢ〜５ Ｘ
１０１６（ｃｍ−３）とする。
そして、レジストパターン１６及び犠牲酸化膜１５を除
去した後に、素子領域３及び４に薄い酸化膜５及び６を
形成しく第２図（Ｃ）参照）、さらに、素子領域３及び
４の両方に渡るポリシリコンを配設した後にリンをドー
プしてフローティングゲート７を形成する（第２図（ｄ
）参照）。
去した後に、素子領域３及び４に薄い酸化膜５及び６を
形成しく第２図（Ｃ）参照）、さらに、素子領域３及び
４の両方に渡るポリシリコンを配設した後にリンをドー
プしてフローティングゲート７を形成する（第２図（ｄ
）参照）。
その後、素子領域３の薄い酸化膜５の下側の区域を挟み
込むようにソース用の拡散層であるＮ＋形拡散層８及び
ドレイン用の拡散層であるＮ゛形拡散層９を形成し、そ
れらＮ゛形拡散層８を接地線８ａに、Ｎ“膨拡散層９を
ピント線９ａに接続し、半導体基板１の上面全体を層間
絶縁膜１１で覆い、コントロールゲートとなるＰ゛形拡
散層１３をワード線１０ａに接続する（第１図（ａ）及
び（ｂ）参照）。
込むようにソース用の拡散層であるＮ＋形拡散層８及び
ドレイン用の拡散層であるＮ゛形拡散層９を形成し、そ
れらＮ゛形拡散層８を接地線８ａに、Ｎ“膨拡散層９を
ピント線９ａに接続し、半導体基板１の上面全体を層間
絶縁膜１１で覆い、コントロールゲートとなるＰ゛形拡
散層１３をワード線１０ａに接続する（第１図（ａ）及
び（ｂ）参照）。
そして、フローティングゲート７に電荷を注入するには
、ドレインとしてのＮ゛形拡散層９と、コントロールゲ
ートとしてのＰ゛形拡散層１３に正電圧を加え、Ｐ゛形
拡散層１２を高空乏層領域とし７８ＢＩＳＨＥを起コセ
ばよく、ＢＢＩＳＨＥは、通常のチャネルホットエレク
トロンより効率が良いため、フローティングゲート７へ
の電荷の注入、即ち、ＥＰＲＯＭへの書き込みは高速と
なるし、高電圧も不要であるから、書き込み特性が向上
したことになる。
、ドレインとしてのＮ゛形拡散層９と、コントロールゲ
ートとしてのＰ゛形拡散層１３に正電圧を加え、Ｐ゛形
拡散層１２を高空乏層領域とし７８ＢＩＳＨＥを起コセ
ばよく、ＢＢＩＳＨＥは、通常のチャネルホットエレク
トロンより効率が良いため、フローティングゲート７へ
の電荷の注入、即ち、ＥＰＲＯＭへの書き込みは高速と
なるし、高電圧も不要であるから、書き込み特性が向上
したことになる。
また、書き込み領域として働くＰ゛形拡散層１２は、Ｐ
゛形拡散層１３を形成する際に同時に形成することがで
きるから、工程数が増加してコストが増大してしまうこ
とはない。
゛形拡散層１３を形成する際に同時に形成することがで
きるから、工程数が増加してコストが増大してしまうこ
とはない。
なお、コントロールゲートとして働く拡散層が半導体基
板１と同形のＰ＋形拡散層１３となっているが、・コン
トロールゲートは、Ｐ゛形拡散層及びＮ゛形拡散層の何
れであっても、フローティングゲート７への書き込み特
性はほとんど変わらない。
板１と同形のＰ＋形拡散層１３となっているが、・コン
トロールゲートは、Ｐ゛形拡散層及びＮ゛形拡散層の何
れであっても、フローティングゲート７への書き込み特
性はほとんど変わらない。
また、上記実施例では、Ｐ形の半導体基板を用いた場合
について説明しているが、これに限定されるものではな
く、Ｎ形の半導体基板であってもよい。ただし、その場
合は、高濃度拡散層としてＮ゛形の拡散層を形成する。
について説明しているが、これに限定されるものではな
く、Ｎ形の半導体基板であってもよい。ただし、その場
合は、高濃度拡散層としてＮ゛形の拡散層を形成する。
以上説明したように、請求項（１）記載の発明にあって
は、第１の素子領域におけるフローティングゲートの絶
縁膜を隔てた下側に、半導体基板と同形の高濃度拡散層
を形成したため、フローティングゲートへの書き込みが
高速となり、高電圧も不要であるという効果がある。
は、第１の素子領域におけるフローティングゲートの絶
縁膜を隔てた下側に、半導体基板と同形の高濃度拡散層
を形成したため、フローティングゲートへの書き込みが
高速となり、高電圧も不要であるという効果がある。
また、請求項（２）記載の発明にあっては、請求項（１
）記載の半導体装置を、従来と同じ工程数で製造するこ
とができるので、コストの増大を招くことがないという
効果がある。
）記載の半導体装置を、従来と同じ工程数で製造するこ
とができるので、コストの増大を招くことがないという
効果がある。
第１図（ａ）は本発明の一実施例の構成を示す断面図、
第１図（ｂ）は同図（ａ）のＡ−Ａ線断面図、第２図（
ａ）乃至（ｄ）は本実施例の半導体装置の製造工程の一
例を示す断面図、第３図（ａ）は従来の半導体装置の構
成を示す断面図、第３図［有］）は同図（ａ）のＢ−Ｂ
線断面図である。 １・・・半導体基板、１ａ・・・ｎウェル、２・・・素
子分離領域、３・・・素子領域（第１の素子領域）、４
・・・素子領域（第２の素子領域Ｌ５，６・・・薄い酸
化膜（絶縁膜）、７・・・フローティングゲート、８・
・・Ｎ゛形拡散層（ソース用の拡散層）、９・・・Ｎ゛
形拡散層（ドレイン用の拡散層）、１２・・・Ｐ＋形拡
散層（第１の高濃度拡散層）、１３・・・Ｐ゛形拡散層
（第２の高濃度拡散層）
第１図（ｂ）は同図（ａ）のＡ−Ａ線断面図、第２図（
ａ）乃至（ｄ）は本実施例の半導体装置の製造工程の一
例を示す断面図、第３図（ａ）は従来の半導体装置の構
成を示す断面図、第３図［有］）は同図（ａ）のＢ−Ｂ
線断面図である。 １・・・半導体基板、１ａ・・・ｎウェル、２・・・素
子分離領域、３・・・素子領域（第１の素子領域）、４
・・・素子領域（第２の素子領域Ｌ５，６・・・薄い酸
化膜（絶縁膜）、７・・・フローティングゲート、８・
・・Ｎ゛形拡散層（ソース用の拡散層）、９・・・Ｎ゛
形拡散層（ドレイン用の拡散層）、１２・・・Ｐ＋形拡
散層（第１の高濃度拡散層）、１３・・・Ｐ゛形拡散層
（第２の高濃度拡散層）
Claims (2)
- （１）半導体基板上に形成された第１及び第２の素子領
域と、前記半導体基板上に絶縁膜を介して形成され且つ
前記第１及び第２の素子領域の両方に渡るフローティン
グゲートと、前記第１の素子領域における前記フローテ
ィングゲートの前記絶縁膜を隔てた下側に形成され且つ
前記半導体基板と同形の第１の高濃度拡散層と、前記第
１の素子領域における前記フローティングゲートの前記
絶縁膜を隔てた下側の区域を挟み込むように形成された
ソース・ドレイン用の拡散層と、前記第２の素子領域に
おける前記フローティングゲートの下側に前記絶縁膜を
隔てて形成され且つ前記半導体基板と同形の第２の高濃
度拡散層と、を備えたことを特徴とする半導体装置。 - （２）半導体基板上に素子分離領域を形成して第１及び
第２の素子領域を形成する工程と、前記第１及び第２の
素子領域にイオン注入を行って前記半導体基板と同形の
高濃度拡散層を形成する工程と、前記第１及び第２の素
子領域の両方に渡るフローティングゲートを絶縁膜を介
して前記半導体基板上に形成する工程と、前記第１の素
子領域における前記フローティングゲートの前記絶縁膜
を隔てた下側の区域を挟み込むソース・ドレイン用の拡
散層を前記半導体基板に形成する工程と、を備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211393A JP2907970B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211393A JP2907970B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493086A true JPH0493086A (ja) | 1992-03-25 |
| JP2907970B2 JP2907970B2 (ja) | 1999-06-21 |
Family
ID=16605226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211393A Expired - Fee Related JP2907970B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907970B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317921A (ja) * | 2004-04-30 | 2005-11-10 | Yield Microelectronics Corp | 不揮発性メモリ及びその操作方法 |
| JP2009070943A (ja) * | 2007-09-12 | 2009-04-02 | Oki Semiconductor Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2014517535A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 半導体記憶装置を提供するための技法 |
-
1990
- 1990-08-08 JP JP2211393A patent/JP2907970B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317921A (ja) * | 2004-04-30 | 2005-11-10 | Yield Microelectronics Corp | 不揮発性メモリ及びその操作方法 |
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| JP2014517535A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 半導体記憶装置を提供するための技法 |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907970B2 (ja) | 1999-06-21 |
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