JPH0888331A

JPH0888331A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH0888331A
Application number: JP6221441A
Authority: JP
Inventors: Masami Aoki; 正身青木; Toru Ozaki; 徹尾崎; Takeshi Hamamoto; 毅司浜本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-16
Filing date: 1994-09-16
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】トランスファーゲートの特性に影響を与える
ことなく、寄生トランジスタによるリーク電流を抑制す
ることができるＤＲＡＭを提供すること。【構成】ＭＯＳトランジスタとトレンチキャパシタか
らなるメモリセルをマトリックス配置してなるＤＲＡＭ
において、ｎ型基板１上にｐウェル２を形成した半導体
基板の表面にｎ⁺ 型のソース・ドレイン拡散層１５を形
成して構成されたＭＯＳトランジスタと、ソース拡散層
１５₁ に隣接して基板に設けられたトレンチ３と、この
トレンチ３の上部を除いてトレンチ３の外周部に形成さ
れたｎ⁺ 型のプレート電極用拡散層８と、トレンチ３の
内部にキャパシタ絶縁膜９を介して埋め込み形成され、
ソース拡散層１５₁ の一方に接続された蓄積電極１０
と、ソース拡散層１５₁ プレート電極用拡散層８との間
に設けられたｐ⁺ 型の反転防止用拡散層７とを備えたこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナック型の半導体
記憶装置（ＤＲＡＭ）に係わり、特にメモリセル構造の
改良をはかった半導体記憶装置及びその製造方法に関す
る。

【０００２】

【従来の技術】近年、基板に設けられたトレンチ内に蓄
積電極を形成し、基板をプレート電極とするＭＯＳキャ
パシタを有するメモリセル構造が提案されている。図７
はこの種のメモリセル構造を示す断面図で、１はｎ型シ
リコン基板、２はｐウェル、３はトレンチ、６は酸化
膜、８はｎ⁺ 型拡散層（プレート電極）、９はキャパシ
タ絶縁膜、１０は蓄積電極、１２はゲート電極、１５は
ソース・ドレイン拡散層、１６は接続電極を示してい
る。この構造では、トレンチ外周部を蓄積電極とするメ
モリセル構造に較べ、ジャンクション面積が小さいた
め、データの保持特性が良好でかつ、ソフトエラー耐性
の強いセルを実現できる。

【０００３】ところが、この構造においては、ＭＯＳト
ランジスタのソース拡散層１５₂ とプレート電極となる
ｎ⁺ 型拡散層８が、トレンチ上部の酸化膜６を挟んで対
向する寄生トランジスタ構造ができてしまう。即ち、蓄
積電極１０に高電位が書き込まれると、この寄生トラン
ジスタがＯＮし、図中に矢印で示すようなリーク電流が
流れる可能性がある。このリーク電流が流れると、メモ
リセルのデータ保持特性が著しく劣化することになる。

【０００４】そこで、この寄生トランジスタによるリー
ク電流の発生を防ぐために、次の２つのパラメータを制
御する方法が取られてきた。１つは、酸化膜６を厚膜化
することで、寄生トランジスタのしきい値を上げる方法
である。しかしながら、セルサイズの縮小に伴って、こ
の酸化膜も縮小せざるを得ない。また、厚膜化するとト
レンチ上部にストレスがかかり、結晶欠陥の原因にもな
ってしまう。

【０００５】２つめは、ｐウェル２の濃度を上げること
で、寄生トランジスタのしきい値を上げる方法である。
しかしながら、ｐウェルの濃度を上げると、トランスフ
ァーゲートの基板バイアス効果が顕著になってくるた
め、メモリセルへの書き込み動作が困難になってしま
う。

【０００６】また、ｐウェル濃度が高い程、これに接す
るｎ⁺ 型拡散層１５₂ からの接合リーク電流が増加する
ために、ポーズ特性が劣化してしまう。これらの問題を
避けるため、ジャンクション位置より深い所に、高加速
イオン注入を用いてチャネルストッパ層を形成する方法
も提案されているが、この場合もトランスファーゲート
下に高濃度層を形成するため、素子特性が劣化するおそ
れがあった。

【０００７】

【発明が解決しようとする課題】このように従来、基板
プレート型のトレンチキャパシタを有したメモリセル構
造においては、トランスファーゲートのソース・ドレイ
ン拡散層とプレート拡散層との間に、寄生トランジスタ
によるリーク電流が流れてしまうという問題があった。

【０００８】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、トランスファーゲー
トの特性に影響を与えることなく、寄生トランジスタに
よるリーク電流を抑制することができ、より信頼性の高
い半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の骨子は、寄生ト
ランジスタによるリーク電流を抑制するために、プレー
ト拡散層上部に、プレート拡散層と反対導電型の不純物
層を局所的に形成することにある。

【００１０】即ち本発明は、ＭＯＳトランジスタとトレ
ンチキャパシタからなるメモリセルをマトリックス配置
してなる半導体記憶装置において、半導体基板の表面に
第１導電型のソース・ドレイン拡散層を形成して構成さ
れたＭＯＳトランジスタと、このＭＯＳトランジスタの
ソース・ドレイン拡散層の一方に隣接して基板に設けら
れたトレンチと、このトレンチの上部を除いて該トレン
チの外周部に形成された第１導電型のプレート電極用拡
散層と、トレンチの内部にキャパシタ絶縁膜を介して埋
め込み形成され、ソース・ドレイン拡散層の一方に接続
された蓄積電極と、ソース・ドレイン拡散層の一方とプ
レート電極用拡散層との間に設けられた第２導電型の反
転防止用拡散層とを具備してなることを特徴とする。

【００１１】また本発明は、ＭＯＳトランジスタとトレ
ンチキャパシタからなるメモリセルを有する半導体記憶
装置の製造方法において、トレンチキャパシタを形成す
るに際して、半導体基板にトレンチを形成した後、この
トレンチの内壁に酸化膜，窒化膜を順に形成し、次いで
トレンチ内の途中までレジストを残置し、このレジスト
をマスクにトレンチ上部の窒化膜を除去し、次いでトレ
ンチ上部にＭＯＳトランジスタのソース・ドレイン拡散
層とは反対導電型の不純物をドーピングし、次いでレジ
ストを除去したのち窒化膜をマスクにトレンチ上部を選
択的に酸化し、次いでトレンチ下部の窒化膜を除去し、
しかるのちトレンチ内にキャパシタ絶縁膜を介して蓄積
電極を埋め込むようにした方法である。

【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 半導体基板は第１導電型基板上に第２導電型ウェル
を形成したものであり、トレンチはウェルの表面から基
板の途中まで形成されている。 (2) 反転防止層は、プレート電極用拡散層の上端部に形
成されている。 (3) 反転防止層は、プレート電極用拡散層とソース・ド
レイン拡散層の一方との間に連続して形成されている。 (4) 反転防止層は、斜め方向からのイオン注入により形
成されている。 (5) 蓄積電極とソース・ドレイン拡散層の一方とは、基
板上に形成された接続電極により接続されている。 (6) トレンチ下部の酸化膜をトレンチ上部の選択酸化の
後に除去すること。 (7) トレンチキャパシタの製造方法として、半導体基板
に第１のトレンチを形成した後、この第１のトレンチの
側面に酸化膜を形成し、次いで第１のトレンチの内部に
ソース・ドレイン拡散層と反対導電型の不純物をドーピ
ングし、次いで第２のトレンチを形成した後、この第２
のトレンチの側面にソース・ドレイン拡散層と同じ導電
型の不純物をドーピングし、しかるのちトレンチ内にキ
ャパシタ絶縁膜を介して蓄積電極を埋め込むようにする
こと。

【００１３】

【作用】本発明によれば、第１導電型のソース・ドレイ
ン拡散層の一方と第１導電型のプレート電極用拡散層と
の間に第２導電型の反転防止層を形成しているので、第
１導電型の各拡散層と蓄積電極で形成される寄生トラン
ジスタのチャネル領域に反転防止層が存在することにな
り、この寄生トランジスタがＯＮするのを未然に防止す
ることができる。これにより、寄生トランジスタによる
リーク電流の発生を抑制することが可能となる。また、
反転防止層をプレート電極用拡散層の上部にのみに形成
すれば、セルトランジスタの特性を劣化させることもな
い。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのメモリセル構造を示す断面図である。

【００１５】ｎ型シリコン基板１上にｐウェル２が形成
され、ｐウェル２の表面にｎ⁺ 型のソース・ドレイン拡
散層１５（１５₁ ，１５₂ ）を形成し、さらにｐウェル
２上にゲート絶縁膜１１を介してゲート電極１２を形成
することにより、ＭＯＳトランジスタが構成されてい
る。ＭＯＳトランジスタのソース拡散層１５₁ に隣接し
て、ｐウェル２の表面から基板１の途中までトレンチ３
が形成されている。トレンチ３の上部側面には酸化膜６
が形成され、それより下部の側面にはキャパシタ絶縁膜
９が形成されている。トレンチ３の酸化膜６より下部の
外周部にはプレート電極となるｎ⁺ 型拡散層８が形成さ
れ、トレンチ３の内部には蓄積電極１０が埋め込まれて
いる。そして、接続電極１６によりソース拡散層１５₁
と蓄積電極１０とが接続されている。

【００１６】ここまでの構成は従来と同様であるが、本
実施例ではこれに加えて、ｎ⁺ 型拡散層８の上端部に位
置するトレンチ外周部にｐ⁺ 型反転防止層７が形成され
ている。なお、図中の１３，１４はゲート電極１２を覆
う窒化膜、１７はＭＯＳトランジスタのドレイン拡散層
１５₂ に接続されるビット線、２０は素子分離のための
フィールド酸化膜を示している。

【００１７】このような構造では、ｐ⁺ 型反転防止層７
は、ＭＯＳトランジスタのソース拡散層１５₁ とプレー
ト拡散層８との間で、寄生チャネルストッパとして働く
が、トランジスタ直下にないために、基板バイアス効果
やジャンクション耐圧等を劣化させる危険は小さい。

【００１８】次に、本実施例素子の製造工程を、図２
（ａ）〜（ｄ）を用いて説明する。まず、素子分離工程
終了後、図２（ａ）に示すように、ｐウェル２の表面に
酸化膜４を形成した状態で、ｐウェル２の上にトレンチ
形成のためのマスク材５を形成し、ＲＩＥ等で基板表面
に１〜２μｍ深さ程度の第１のトレンチ３ａを開孔す
る。そして、トレンチ３ａの内壁を１０〜１００ｎｍ程
度酸化して酸化膜６を形成する。

【００１９】次いで、図２（ｂ）に示すように、ＲＩＥ
等を用いて酸化膜６の底部を除去した後に、トレンチ底
部に例えばＢ，ＢＦ₂ 等のイオン注入７′を行う。次い
で、図２（ｃ）に示すように、アニールにより不純物を
拡散させ、不純物が第１のトレンチ外周より広がるよう
にする。これにより、ｐ⁺ 型の反転防止層７が形成され
る。

【００２０】次いで、図２（ｄ）に示すように、第２の
トレンチ３ｂをＲＩＥ等によって形成した後、同じくＡ
ｓ，Ｐ等のイオン注入を行い、プレート電極となるｎ⁺
型拡散層８を形成する。この際、トレンチ上部には、厚
い酸化膜６があるため、ｎ型不純物は、トレンチ上部に
注入されないことが重要である。

【００２１】このように本実施例によれば、ｎ⁺ 型拡散
層８の上端に位置するトレンチ３の外周部にｐ⁺ 型反転
防止層７を形成しているので、この反転防止層７がソー
ス拡散層１５₁ とプレート拡散層８との間で、寄生チャ
ネルストッパとして働く。さらに、ｎ⁺ 型拡散層７はＭ
ＯＳトランジスタの直下にはないため、基板バイアス効
果やジャンクション耐圧等を劣化させる危険は小さい。
従って、トランジスタ特性を劣化させることなく、寄生
チャネルリーク電流を抑制することが可能となる。（実施例２）図３は、本発明の第２の実施例に係わるＤ
ＲＡＭを説明するための製造工程断面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。

【００２２】この実施例は、第１の実施例における製造
プロセスを変形したものである。具体的には、第１の実
施例で説明した図２（ａ）に示す工程の後、図３に示す
ように、トレンチ３ａの底部の酸化膜６を除去した後、
１００〜５００ｎｍ程度、トレンチ底を掘り下げたとこ
ろで、斜め方向からｐ型のイオン注入７′を行う。この
方法では、厚い酸化膜６の下部側面に直接イオン注入す
ることが可能であり、アニールを省略することもでき
る。これ以降は第１の実施例と同様に、第２のトレンチ
３ａを形成し、ｎ型不純物のイオン注入を行ってプレー
ト電極となるｎ⁺型拡散層８を形成する。

【００２３】この実施例では、酸化膜６の下部側面に直
接イオン注入することが可能であることから、反転防止
層７としての機能をより確実に持たせることができ、寄
生トランジスタによるリーク電流をより確実に抑制する
ことができる。（実施例３）図４は、本発明の第３の実施例に係わるＤ
ＲＡＭの製造工程を示す断面図である。なお、図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００２４】この実施例は、トレンチ上部に厚い酸化膜
を形成した構造においても、イオン注入のみによって、
反転防止層とプレート拡散層を形成する方法である。特
に、イオン注入角度により注入深さをコントロールする
ところがポイントである。

【００２５】まず、図４（ａ）に示すように、トレンチ
３の上部に厚い酸化膜６を形成した状態で、最小イオン
注入角がθ₁ になるように、ｐ型不純物を注入７′す
る。これにより、基板上方から照射されたイオンはトレ
ンチ３内で酸化膜６の側面及び酸化膜６の直下近傍のト
レンチ内面のみに当り、それより下のトレンチ内面には
当らない。つまり、酸化膜６の直下近傍のみに選択的に
イオン注入することができる。

【００２６】次いで、図４（ｂ）に示すように、アニー
ルにより拡散させてｐ⁺ 型反転防止層７を形成する。次
いで、図４（ｃ）に示すように、ｎ型不純物を、θ1 ＞
θ2となるようなイオン注入角θ2 によって、トレンチ
下部に注入８′し、プレート電極用拡散層８を形成す
る。

【００２７】このような方法であっても、最終的に得ら
れる構造は第１の実施例と同様となり、第１の実施例と
同様の効果が得られる。（実施例４）図５は、本発明の第４の実施例に係わるＤ
ＲＡＭの製造工程を示す断面図である。なお、図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００２８】この実施例は、トレンチ上部側面へ選択的
な不純物ドーピングを行う方法である。まず、図５
（ａ）に示すように、第１のトレンチ３ａを形成した後
に、トレンチ側面及び底面にｐ型不純物をイオン注入
７′する。このイオン注入は、図に示すように斜め方向
から行う。

【００２９】次いで、図５（ｂ）に示すように、トレン
チ内壁を酸化して酸化膜６を形成した後、トレンチ底の
酸化膜６を除去する。そして、第２のトレンチ３ｂを形
成した後、プレート電極となるｎ⁺ 型不純物層８を形成
する。

【００３０】この実施例では、ｐ⁺ 型の反転防止層７が
トレンチ上部の酸化膜６の外周全体に渡って形成される
ため、寄生トランジスタによるリーク電流の発生をより
確実に防止することができる。また、本実施例構造で
は、反転防止層７とソース拡散層１５₁ とが接触する場
合もあるが、その接触面積は極めて小さいので、トラン
ジスタ特性に影響を与えることは殆どない。（実施例５）図６は、本発明の第５の実施例に係わるＤ
ＲＡＭの製造工程を示す断面図である。なお、図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００３１】この実施例も、トレンチ上部側面へ選択的
な不純物ドーピングを行う方法である。さらに、トレン
チ３を２回に分けて掘るのではなく、１回で掘ることを
特徴としている。

【００３２】まず、図６（ａ）に示すように、１回のＲ
ＩＥでトレンチ３を形成した後に、トレンチ内壁を５〜
２０ｎｍ程度酸化して酸化膜３１を形成し、さらに耐酸
化膜として５〜５０ｎｍ程度のＳｉＮ膜３２を形成す
る。続いて、レジスト３３を塗布し、露光時間を調整す
ることにより、トレンチ内の途中までレジスト３３を残
置する。

【００３３】次いで、レジスト３３をマスクとして、Ｃ
ＤＥ等の等方エッチングによってトレンチ上部のＳｉＮ
膜３２を除去する。その後、ｐ型不純物をイオン注入
７′することにより、トレンチ上部にのみ局所的な反転
防止層７を形成することができる。なお、トレンチ側壁
に反転防止層７を形成するために、イオン注入は斜め方
向から行う。

【００３４】次いで、レジスト３３を除去した後に、ト
レンチ下部にＳｉＮ膜３２を残置したままで酸化を行う
ことにより、トレンチ上部にのみ、選択的に厚い酸化膜
６を形成する。そして、ＳｉＮ膜３２及びその下の酸化
膜３１を除去した後、図６（ｂ）に示すように、酸化膜
６をマスクとしてプレート電極となるｎ⁺ 型拡散層８を
イオン注入法により形成する。なお、このときのイオン
注入も斜め方向から行う。

【００３５】また、上記工程で、酸化膜３１の除去を行
わずに酸化膜３１が残置した状態でこの膜を通してイオ
ン注入を行うことも可能である。この場合、下地のシリ
コン基板１に対するダメージを防止することが可能であ
る。

【００３６】このような方法であっても、最終的に得ら
れる構造は第４の実施例と同様となり、第４の実施例と
同様の効果が得られる。また本実施例では、トレンチ３
を１回のＲＩＥで形成できるという大きな利点が得られ
る。

【００３７】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、不純物のドーピング法
としてイオン注入法を使用した例を示したが、固相拡散
や気相拡散などの方法でもかまわない。また、メモリセ
ルトランジスタとしてｎＭＯＳを使用した例を示した
が、ｐＭＯＳでもかまわない。この場合は、寄生チャネ
ルストップ用反転防止層はｎ型になる。また、トレンチ
上部の厚い酸化膜の形成方法として、熱酸化法を示した
が、ＣＶＤ法等によって膜を堆積させることによって形
成してもかまわない。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。

【００３８】

【発明の効果】以上詳述したように本発明によれば、ト
レンチ外側の第１導電型のプレート拡散層上部に、局部
的に第２導電型の反転防止層を形成することにより、ト
ランジスタ特性を劣化させることなく、寄生トランジス
タによるリーク電流の発生を抑制することができる。従
って、微細化した場合にもデータ保持特性に優れたダイ
ナミック型半導体記憶装置を実現することが可能にな
る。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭのメモリセル構
造を示す断面図。

【図２】第１の実施例素子の製造工程を示す断面図。

【図３】第２の実施例に係わるＤＲＡＭの製造工程を示
す断面図。

【図４】第３の実施例に係わるＤＲＡＭの製造工程を示
す断面図。

【図５】第４の実施例に係わるＤＲＡＭの製造工程を示
す断面図。

【図６】第５の実施例に係わるＤＲＡＭの製造工程を示
す断面図。

【図７】従来のＤＲＡＭのメモリセル構造を示す断面
図。

【符号の説明】

１…ｎ型シリコン基板２…ｐウェル３，３ａ，３ｂ…トレンチ５…マスク材６…酸化膜７…ｐ⁺ 型反転防止層８…ｎ⁺ 型拡散層（プレート電極）９…キャパシタ絶縁膜１０…蓄積電極１１…ゲート絶縁膜１２…ゲート電極１５…ｎ⁺ 型ソース・ドレイン拡散層１６…接続電極１７…ビット線３１…酸化膜３２…窒化膜３３…レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に第１導電型のソース・
ドレイン拡散層を形成して構成されたＭＯＳトランジス
タと、このＭＯＳトランジスタのソース・ドレイン拡散
層の一方に隣接して前記基板に設けられたトレンチと、
このトレンチの上部を除いて該トレンチの外周部に形成
された第１導電型のプレート電極用拡散層と、前記トレ
ンチの内部にキャパシタ絶縁膜を介して埋め込み形成さ
れ、前記ソース・ドレイン拡散層の一方に接続された蓄
積電極と、前記ソース・ドレイン拡散層の一方とプレー
ト電極用拡散層との間に設けられた第２導電型の反転防
止用拡散層とを具備し、前記ＭＯＳトランジスタとトレンチキャパシタからなる
メモリセルをマトリックス配置してなることを特徴とす
る半導体記憶装置。
【請求項２】ＭＯＳトランジスタとトレンチキャパシタ
からなるメモリセルを有する半導体記憶装置の製造方法
において、前記トレンチキャパシタを形成するに際し、半導体基板にトレンチを形成する工程と、前記トレンチ
の内壁に酸化膜，窒化膜を順に形成する工程と、前記ト
レンチ内の途中までレジストを残置し、このレジストを
マスクにトレンチ上部の窒化膜を除去する工程と、前記
トレンチ上部に前記ＭＯＳトランジスタのソース・ドレ
イン拡散層とは反対導電型の不純物をドーピングする工
程と、前記レジストを除去したのち前記窒化膜をマスク
にトレンチ上部を選択的に酸化する工程と、前記トレン
チ下部の窒化膜を除去する工程と、前記トレンチ内にキ
ャパシタ絶縁膜を介して蓄積電極を埋め込む工程とを含
むことを特徴とする半導体記憶装置の製造方法。