JPH0324811B2

JPH0324811B2 -

Info

Publication number: JPH0324811B2
Application number: JP56190903A
Authority: JP
Inventors: Masayuki Katakura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-11-30
Filing date: 1981-11-30
Publication date: 1991-04-04
Also published as: JPS5894211A

Description

【発明の詳細な説明】本発明は、信号レベルを検出して直流値に変換
するレベル検出回路に用いられる全波整流回路に
関し、特に、ノイズリダクシヨン装置の可変利得
回路への制御信号を得るためのレベル検出回路の
ように周波数ウエイテイング特性を持たせる必要
のあるレベル検出回路に用いて好適な全波整流回
路に関する。

一般に、磁気テープ等の録音媒体やその他の信
号伝送路において生ずる信号ダイナミツクレンジ
の制限を緩和するために、信号伝送路の入力側で
信号ダイナミツクレンジを圧縮し、出力側で伸張
して復元するような、いわゆるコンパンダ方式の
ノイズリダクシヨン装置が知られている。このよ
うなコンパンダ方式のノイズリダクシヨン装置
は、入力信号のレベルやスペクトルに応じてその
伝達特性を変化させることにより圧縮、伸張を行
なうようなたとえば電圧制御可変利得回路等を含
む可変伝達特性回路と、この可変伝達特性回路を
制御する制御信号を得るためのレベル検出回路と
から成る。

このレベル検出回路は、広範囲のレベル変化幅
と広い周波数帯域に渡り、信号レベルを正確に検
出することが必要とされ、一般に、半波または全
波整流回路と時定数回路とにより構成されてい
る。

ここで、第１図は、このようなレベル検出回路
に使用されれる全波整流回路の一例を示し、演算
増幅器を用いて構成される従来公知のいわゆる絶
対値回路とウエイテイング回路との接続例を示し
ている。この第１図において、入力端子１からの
入力信号は、ウエイテイング回路２により周波数
に対する重み付けがなされた後、演算増幅器３と
ダイオードにより半波整流され、その出力が接続
点（あるいは節）４に得られる。演算増幅器５
は、上記入力信号と、接続点４からの上記半波整
流信号とを、加算抵抗により１：２の割合で加算
し、その結果、全体として、全波整流波を出力端
子６に得る。

第１図におけるウエイテイング回路２は、ノイ
ズリダクシヨン装置に用いられるレベル検出回路
において、高域の感度を高めるためのものであ
り、たとえば圧縮回路（エンコーダ）側では、高
域振幅を抑圧して高域での飽和を起こりにくくし
ている。また、オフセツトに起因して発生する信
号の直流成分を除去する作用も有している。すな
わち、ウエイテイング回路２は、高域の重み付け
と直流成分のカツトの作用を行なう。

ところで、この第１図に示すような従来の全波
整流回路においては、少なくとも２個の演算増幅
器３，５が必要とされ、回路構成が複雑化し、こ
れらの演算増幅器３，５のオフセツト電圧、バイ
アス電流は、出力オフセツトとなるため、予め低
オフセツト電圧、低バイアス電流とすることが必
要とされるのみならず、このような回路をモノシ
ツク集積化する場合には、集積化し得る容量は極
めて小さな値に限定され、ウエイテイング回路２
を集積回路素子の外部に外付けする必要があるた
め、第１図の回路構成では、ウエイテイング回路
２の外付け用に２本のピンが必要とされる。

本発明は、これらの従来の欠点を除去し、簡単
な回路構成で高精度の全波整流が行なえ、上記直
流バイアス成分やオフセツト電圧が出力信号に影
響を与えることがなく、モノシツク集積回路化し
た場合のウエイテイング回路外付け用のピンを１
個とすることが可能な全波整流回路の提供を目的
とする。

すなわち、本発明に係る全波整流回路の特徴
は、非反転入力端子に入力信号が印加された演算
増幅器と、この演算増幅器の出力によりそれぞれ
のＰ側、Ｎ側が駆動される第１，第２のPN接合
素子と、これらの第１，第２のPN接合素子のそ
れぞれのＮ側とＰ側との接続点を上記演算増幅器
の反転入力端子に接続する帰還手段と、上記第
１，第２のPN接合素子の一方の出力電流を反転
する電流反転回路とを備えた全波整流回路であつ
て、上記接続点とアースとの間に周波数特性を有
するインピーダンス回路を接続し、上記電流反転
回路の出力電流と上記第１，第２のPN接合素子
の他方の出力電流とを加算して出力するように構
成してなることである。

ここで、上記第１のPN接合素子および第１の
電流検出手段としてNPN型トランジスタを、上
記第２のPN接合素子および第２の電流検出手段
としてPNP型トランジスタをそれぞれ用い、こ
れらのトランジスタの一方のコレクタに電流反転
回路（カレントミラー回路）の入力端子を接続
し、この電流反転回路の出力と他方のトランジス
タのコレクタ出力とを加算して出力端子に取り出
す構成の全波整流回路を得ることができる。

また、上記第１のPN接合素子および第１の電
流検出手段としての第１のトランジスタを用い、
上記第２のPN接合素子および第２の電流検出手
段として、上記第１のトランジスタと同一導電型
の第２、第３のトランジスタより成る電流反転回
路を用い、上記第１のトランジスタのコレクタ出
力と上記電流反転回路の出力とを加算して出力端
子から取り出すように構成してもよい。

以下、本発明に係る全波整流回路の好ましい実
施例について、図面を参照しながら説明する。

第２図は、本発明の第１の実施例となる全波整
流回路を示す。この第２図において、入力端子１
からの入力信号は、演算増幅器１１の非反転入力
端子に印加される。この演算増幅器１１は、第１
および第２のPN接合素子としてのNPN型トラン
ジスタ１２およびPNP型トランジスタ１３を駆
動する。ここで、各トランジスタ１２，１３のベ
ース−エミツタ間電圧成分を補償するために、演
算増幅器１１の出力端子と各トランジスタ１２，
１３の各ベースとの間にそれぞれダイオード２
２，２３を挿入接続するのが好ましい。これらの
トランジスタ１２，１３の各エミツタは、それぞ
れ抵抗２４，２５を介して共通の出力点１４に接
続される。周波数特性を持つインピーダンス回路
１５は、上記ウエイテイング回路２とほぼ同様に
構成され、このインピーダンス回路１５の一端は
接地され、他端は上記出力点１４に接続される。
この出力点１４は、演算増幅器１１の反転入力端
子に接続されて負帰還路を形成する。上記NPN
トランジスタ１２のコレクタ電流は、電流反転回
路（カレントミラー回路）１６介して、PNP型
トランジスタ１３のコレクタ電流と加算され、出
力端子１９に出力電流として取り出される。な
お、正，負の電源端子１７，１８は、それぞれ電
流源２７，２８を介してトランジスタ１２，１３
の各ベースにそれぞれ接続される。また、たとえ
ば、出力端子１９と負電源端子１８との間に、上
記出力電流を電圧に変換する負荷抵抗２９を接続
してもよい。

このような第１の実施例において、入力電圧を
Ｖ（ｓ）とすると、演算増幅器１１と、NPN型ト
ランジスタ１２およびPNP型トランジスタ１３
とは、それぞれ電圧フオロワを形成し、出力点１
４の電圧をＶ（ｓ）に保つ。また、インピーダン
ス回路１５に流れ込む電流をＩ（ｓ）、そのインピ
ーダンスをＺ（ｓ）とすると、Ｉ（ｓ）はＶ
（ｓ）／Ｚ（ｓ）となる。上記Ｖ（ｓ）が０のとき
の各トランジスタ１２，１３の電流、いわゆる定
常電流は、概略０に保たれている。その結果、Ｉ
（ｓ）の瞬時値の正の部分はNPN型トランジスタ
１２を介して、同負の部分はPNP型トランジス
タ１３を介して、それぞれ供給される。NPN型
トランジスタ１２のコレクタ電流は、電流反転回
路１６により極性を反転され、PNP型トランジ
スタ１３のコレクタ電流と加算され、出力端子１
９に取り出される。

第３図Ａ〜Ｄは、第１図の各点Ａ〜Ｄをそれぞ
れ流れる電流波形の一例を示すタイムチヤートで
ある。この第３図において、インピーダンス回路
１５に流れ込む電流Ｉ（ｓ）の時間関数ｉ（ｔ）が
第３図Ａのように表わされるとき、NPN型トラ
ンジスタ１２およびPNP型トランジスタ１３に
それぞれ流れる電流i_oおよびi_pは、第３図Ｂおよ
びＣにそれぞれ示すように表われ、上記出力電流
は、これらの電流i_o，i_pの和として、第３図Ｄの
電流i_pのように表わされる。すなわち、第３図Ａ
の電流ｉ（ｔ）の正の半サイクルが第３図Ｂの電
流i_oとなり、負の半サイクルが第３図Ｃの電流i_p
となり、その結果、出力電流i_pは第３図Ｄのよう
に上記ｉ（ｔ）の全波整流波となる。

したがつて、１個の演算増幅器１１により全波
整流が可能であり、回路構成が簡略化される。ま
た、モノリツク集積回路化（IC化）した場合に、
前記ウエイテイング回路に対応するインピーダン
ス回路１５を接続するためには、上記出力点１４
の位置に１個のピン（接続端子）を設ければよ
い。これは、IC素子には必ず回路全体の接地用
のピンが設けられているため、インピーダンス回
路１５の接地側を接続するためのピンを独立に設
ける必要がなくなるからである。さらに、入力信
号に含まれる直流成分および演算増幅器でのオフ
セツト電圧は、出力信号に影響を与えない。

次に、第４図は本発明の第２の実施例として、
モノリシツク集積回路の内部回路として構成可能
な全波整流回路の具体例を示している。

この第４図において、入力端子１からの入力信
号は、エミツタ共通トランジスタ対より成る差動
増幅器３１の一方の入力端子に加えられる。差動
増幅器３１の出力端子には、能動負荷３２とエミ
ツタ接地トランジスタ３３が接続されている。エ
ミツタ接地トランジスタ３３のコレクタには、定
電流負荷３４がバイアス回路３５を介して接続さ
れている。バイアス回路３５には、前述した正の
半サイクルを検出するNPN型トランジスタ１２
および負の半サイクルを検出するPNP型トラン
ジスタ１３が接続されている。バイアス回路３５
は、無信号時におけるNPN型トランジスタ１２、
PNP型トランジスタ１３の定常電流を設定して
いる。各トランジスタ１２，１３のエミツタは、
それぞれ抵抗を介して出力点１４に共通接続さ
れ、上記差動増幅器３１の他方の入力端子に接続
されて負帰還路を形成する。この出力点１４は、
IC（集積回路）素子のピン、すなわち接続端子３
６として取り出され、外付けのインピーダンス回
路１５が接続される。NPN型トランジスタ１２、
PNP型トランジスタ１３の各コレクタ電流は、
前記第１の実施例と同様に、一方の（NPN型ト
ランジスタ１２の）コレクタ電流が電流反転回路
１６で反転されて他方の（PNP型トランジスタ
１３の））コレクタ電流と加算され、入力端子１
９に取り出される。

ここで、上記バイアス回路３５が無くとも原理
的には全波整流動作が行なわれるが、NPN型ト
ランジスタ１２、PNP型トランジスタ１３の駆
動波形が電流のクロスオーバ付近で急峻となり、
高い周波数における動作に制限を受ける。このた
め、バイアス回路１３により、必要なダイナミツ
クレンジを制限しない程度の電流を流すことが望
ましい。

この第２の実施例における全波整流動作および
効果は、前述した第１の実施例と同様であるた
め、説明を省略する。

次に、第５図は本発明の第３の実施例を示して
いる。この第３の実施例においては、前記第１の
実施例のNPN型トランジスタ１２および電流反
転回路１６の代わりに、PNP型トランジスタ２
個で構成された電流反転回路４１を用いている。
すなわち、前述した電流ｉ（ｔ）の正の半サイク
ルは、電流反転回路４１の入力側のトランジスタ
４２を流れ、同じ電流が出力側のトランジスタ４
３より流れ出して、PNP型トランジスタ１３の
電流と加算され、出力端子１９に取り出される。

他の構成、動作、および効果は、前記第１の実
施例と同様であるため、説明を省略する。

なお、本発明は上記実施例のみに限定されるも
のではなく、たとえばインピーダンス回路１５と
しては、種々の周波数特性を持つ回路構成を用い
ることができる。この他、本発明の要旨を逸脱し
ない範囲において種々の変更が可能である。

【図面の簡単な説明】

第１図は従来の全波整流回路の一例を示す回路
図である。第２図は本発明の第１の実施例を示す
回路図、第３図は第２図の回路の動作を説明する
ための各部の電流波形を示すタイムチヤートであ
る。第４図は本発明の第２の実施例を示す回路図
である。第５図は本発明の第３の実施例を示す回
路図である。１…入力端子、１１…演算増幅器、１２…
NPN型トランジスタ、１３，４２，４３…PNP
型トランジスタ、１４…出力点、１５…インピー
ダンス回路、１６，４１…電流反転回路、１７…
正電源端子、１８…負電源端子、１９…出力端
子、３１…差動増幅器、３６…接続端子（外付け
用ピン）。

Claims

【特許請求の範囲】１非反転入力端子に入力信号が印加された演算
増幅器と、この演算増幅器の出力によりそれぞれのＰ側、
Ｎ側が駆動される第１，第２のPN接合素子と、これらの第１，第２のPN接合素子のそれぞれ
のＮ側とＰ側との接続点を上記演算増幅器の反転
入力端子に接続する帰還手段と、上記第１，第２のPN接合素子の一方の出力電
流を反転する電流反転回路とを備えた全波整流回
路であつて、上記接続点とアースとの間に周波数特性を有す
るインピーダンス回路を接続し、上記電流反転回
路の出力電流と上記第１，第２のPN接合素子の
他方の出力電流とを加算して出力するように構成
してなる全波整流回路。