JPH03248213A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPH03248213A JPH03248213A JP2046781A JP4678190A JPH03248213A JP H03248213 A JPH03248213 A JP H03248213A JP 2046781 A JP2046781 A JP 2046781A JP 4678190 A JP4678190 A JP 4678190A JP H03248213 A JPH03248213 A JP H03248213A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- timing
- clock signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
２ｎ個のタイミング信号を発生するタイミング信号発生
回路に関し、 記憶手段に書き込んであるｎ個のデータよりなる２組の
タイミングデータを２種類のクロック信号により取り込
むことにより２ｎ個のタイミング信号を発生する小型で
安価なタイミング信号発生回路を提供することを目的と
し、 入力するクロック信号により歩進し、アドレスを出力す
る計数手段と、タイミング信号用データを記録している
記憶手段と、計数手段より指定されるアドレスに書き込
んであるｎ個のデータを、計数手段のＬＳＢ出力をクロ
ック信号として取り込む第１のフリップフロップ回路と
、計数手段のＬＳＢ出力を反転し半周期ずれたＬＳＢ信
号を発生するインバータと、インバータで発生する半周
期ずれたＬＳＢ信号で、計数手段より指定される記憶手
段残りのアドレスに書き込んであるｎ個のデータを取り
込む第２のフリップフロップ回路と、第１のフリップフ
ロップ回路の出力タイミングを第２のフリップフロップ
回路の出力タイミングに合わせ出力する第３のフリップ
フロップ回路とを備え構成する。
回路に関し、 記憶手段に書き込んであるｎ個のデータよりなる２組の
タイミングデータを２種類のクロック信号により取り込
むことにより２ｎ個のタイミング信号を発生する小型で
安価なタイミング信号発生回路を提供することを目的と
し、 入力するクロック信号により歩進し、アドレスを出力す
る計数手段と、タイミング信号用データを記録している
記憶手段と、計数手段より指定されるアドレスに書き込
んであるｎ個のデータを、計数手段のＬＳＢ出力をクロ
ック信号として取り込む第１のフリップフロップ回路と
、計数手段のＬＳＢ出力を反転し半周期ずれたＬＳＢ信
号を発生するインバータと、インバータで発生する半周
期ずれたＬＳＢ信号で、計数手段より指定される記憶手
段残りのアドレスに書き込んであるｎ個のデータを取り
込む第２のフリップフロップ回路と、第１のフリップフ
ロップ回路の出力タイミングを第２のフリップフロップ
回路の出力タイミングに合わせ出力する第３のフリップ
フロップ回路とを備え構成する。
本発明は、２ｎ個のタイミング信号を発生するタイミン
グ信号発生回路に関する。
グ信号発生回路に関する。
近年、電子通信機器の高機能化に伴い、ハードウェアの
規模も益々増大している。
規模も益々増大している。
かかるハードウェアの増大に対し、設置スペース、消費
電力の面より機器を構成する各回路の小規模化が要求さ
れている。
電力の面より機器を構成する各回路の小規模化が要求さ
れている。
第４図は従来例を説明するブロック図を示す。
第４図に示す従来例は、８個のタイミング信号を発生す
る回路であり、入力するクロック信号ｆのカウントを行
い、アドレスを出力するカウンタＩＡと、 タイミング信号用データを記録しであるリードオンリイ
メモリ（以下ＲＯＭと称する）２１と、カウンタＩＡよ
り指定されるアドレスに書き込まれているデータをクロ
ック信号のタイミングに合わせて取り込むフリップフロ
ップ回路（以下ＦＦ回路と称する）３１から構成した例
である。
る回路であり、入力するクロック信号ｆのカウントを行
い、アドレスを出力するカウンタＩＡと、 タイミング信号用データを記録しであるリードオンリイ
メモリ（以下ＲＯＭと称する）２１と、カウンタＩＡよ
り指定されるアドレスに書き込まれているデータをクロ
ック信号のタイミングに合わせて取り込むフリップフロ
ップ回路（以下ＦＦ回路と称する）３１から構成した例
である。
上述の従来例においては、カウンタＩＡのＬＳＢ−ＭＳ
Ｂは、それぞれＲＯＭ２１のＬＳＢ−ＭＳＢに接続され
ている。
Ｂは、それぞれＲＯＭ２１のＬＳＢ−ＭＳＢに接続され
ている。
クロック信号ｆが入力する毎に、カウンタＩＡは歩進し
、データを読み出すＲＯＭ２１のアドレスを出力する。
、データを読み出すＲＯＭ２１のアドレスを出力する。
ＲＯＭ２１に書き込まれているデータは、カウンタＩＡ
からアドレスが入力すると端子０１〜０８から出力され
、８本の出力を８個ＯＦＦ回路よりなるＦＦ回路３１の
入力端子Ｄ１〜Ｄ８に入力して、クロック信号ｒに同期
して取り込み８個のタイミング信号ＴＩＭＩ−ＴＩＭ８
として出力端子０Ｌ−０８より出力している。
からアドレスが入力すると端子０１〜０８から出力され
、８本の出力を８個ＯＦＦ回路よりなるＦＦ回路３１の
入力端子Ｄ１〜Ｄ８に入力して、クロック信号ｒに同期
して取り込み８個のタイミング信号ＴＩＭＩ−ＴＩＭ８
として出力端子０Ｌ−０８より出力している。
上述の第４図に示す従来例では、８個のタイミング信号
を発生できるが、９個以上１６個までのタイミング信号
が必要な場合には、第４図に示す従来例の回路を２回路
使用している。
を発生できるが、９個以上１６個までのタイミング信号
が必要な場合には、第４図に示す従来例の回路を２回路
使用している。
即ち、必要とするタイミング信号が８のＮ倍になると、
そのタイミング信号の発生回路もＮ倍の規模となり、回
路規模が大きくなる。
そのタイミング信号の発生回路もＮ倍の規模となり、回
路規模が大きくなる。
本発明は、記憶手段に書き込んであるｎ個のデータより
なる２組のタイミングデータを２種類のクロック信号に
より取り込むことにより２ｎ個のタイミング信号を発生
する小型で安価なタイミング信号発生回路を提供するこ
とを目的とする。
なる２組のタイミングデータを２種類のクロック信号に
より取り込むことにより２ｎ個のタイミング信号を発生
する小型で安価なタイミング信号発生回路を提供するこ
とを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１は、入力す
るクロック信号により歩進し、アドレスを出力する計数
手段であり、 ２は、タイミング信号用データを記録している記憶手段
であり、 ３は、計数手段ｌより指定されるアドレスに書き込んで
あるｎ個のデータを、計数手段ｌのＬＳＢ出力をクロッ
ク信号として取り込む第１ＯＦＦ回路であり、 ４は、計数手段１のＬＳＢ出力を反転し半周期ずれたＬ
ＳＢ信号を発生するインバータであり、５は、インバー
タ４で発生する半周期ずれたＬＳＢ出力をクロック信号
として、計数手段ｌより指定される記憶手段２の残りの
アドレスに書き込んであるｎ個のデータを取り込む第２
ＯＦＦ回路であり、 ６は、第１のＦＦ回路３の出力タイミングを第２ＯＦＦ
回路５の出力タイミングに合わせ出力する第３ＯＦＦ回
路であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
るクロック信号により歩進し、アドレスを出力する計数
手段であり、 ２は、タイミング信号用データを記録している記憶手段
であり、 ３は、計数手段ｌより指定されるアドレスに書き込んで
あるｎ個のデータを、計数手段ｌのＬＳＢ出力をクロッ
ク信号として取り込む第１ＯＦＦ回路であり、 ４は、計数手段１のＬＳＢ出力を反転し半周期ずれたＬ
ＳＢ信号を発生するインバータであり、５は、インバー
タ４で発生する半周期ずれたＬＳＢ出力をクロック信号
として、計数手段ｌより指定される記憶手段２の残りの
アドレスに書き込んであるｎ個のデータを取り込む第２
ＯＦＦ回路であり、 ６は、第１のＦＦ回路３の出力タイミングを第２ＯＦＦ
回路５の出力タイミングに合わせ出力する第３ＯＦＦ回
路であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
計数手段１を従来例の２倍の速さである２ｆのクロック
信号で動作させ、計数手段１の出力のしＳＢを記憶手段
２のＭＳＢに入力することにより、計数手段１が指定す
る記憶手段２のアドレスに書き込んであるｎ個のデータ
と、残りのアドレスに書き込んであるｎ個のデータを交
互にに出力する。
信号で動作させ、計数手段１の出力のしＳＢを記憶手段
２のＭＳＢに入力することにより、計数手段１が指定す
る記憶手段２のアドレスに書き込んであるｎ個のデータ
と、残りのアドレスに書き込んであるｎ個のデータを交
互にに出力する。
ｎ個のデータは計数手段１の出力のＬＳＢをクロック信
号として第１ＯＦＦ回路３により取り込み、残りのｎ個
のデータは計数手段１の出力のしＳＢをインバータ４に
より反転した信号をクロック信号として第２ＯＦＦ回路
５により取り込み、第３ＯＦＦ回路６により、第１ＯＦ
Ｆ回路３の出力を第２ＯＦＦ回路５と位相を合わせて出
力することにより２ｎ個のタイミング信号ＴＩＭＩ〜Ｔ
ＩＭ２ｎを発生させることが可能となる。
号として第１ＯＦＦ回路３により取り込み、残りのｎ個
のデータは計数手段１の出力のしＳＢをインバータ４に
より反転した信号をクロック信号として第２ＯＦＦ回路
５により取り込み、第３ＯＦＦ回路６により、第１ＯＦ
Ｆ回路３の出力を第２ＯＦＦ回路５と位相を合わせて出
力することにより２ｎ個のタイミング信号ＴＩＭＩ〜Ｔ
ＩＭ２ｎを発生させることが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例のタイムチャートを説明する図をそれぞ
れ示す。なお、企図を通じて同一符号は同一対象物を示
す。
本発明の実施例のタイムチャートを説明する図をそれぞ
れ示す。なお、企図を通じて同一符号は同一対象物を示
す。
第２図に示す本発明の実施例は、１６個のタイミング信
号の発生回路であり、第１図で説明した計数手段１とし
て、４個の４ビツトのカウンタ１１〜１４と、 記憶手段２として、４個の４ビツトのカウンタ１１〜１
４の出力を入力とし、８個の出力端子０１〜０８よりデ
ータを出力するＲＯＭ２１と、第１ＯＦＦ回路３、第２
ＯＦＦ回路５及び第３ＯＦＦ回路６として、それぞれ８
個ＯＦＦ回路を内蔵するＦＦ回路３１．５１．６１と、
ヤードにより説明する。
号の発生回路であり、第１図で説明した計数手段１とし
て、４個の４ビツトのカウンタ１１〜１４と、 記憶手段２として、４個の４ビツトのカウンタ１１〜１
４の出力を入力とし、８個の出力端子０１〜０８よりデ
ータを出力するＲＯＭ２１と、第１ＯＦＦ回路３、第２
ＯＦＦ回路５及び第３ＯＦＦ回路６として、それぞれ８
個ＯＦＦ回路を内蔵するＦＦ回路３１．５１．６１と、
ヤードにより説明する。
■ ＡＯ〜Ａ１５は、ＲＯＭ２１（７）入力端子であり
、カウンタ１１の出力ＱＡはＲＯＭ２１の入力端子Ａ１
５に入力する。
、カウンタ１１の出力ＱＡはＲＯＭ２１の入力端子Ａ１
５に入力する。
カウンタ１１の出力ＱＢはＲＯＭ２１の入力端子ＡＯに
、カウンタ１１の出力ＱＣはＲＯＭ２１の入力端子ＡＩ
に、以下同様に入力しカウンタ１４の出力ＱＤはＲＯＭ
２１の入力端子Ａ１４に入力する。
、カウンタ１１の出力ＱＣはＲＯＭ２１の入力端子ＡＩ
に、以下同様に入力しカウンタ１４の出力ＱＤはＲＯＭ
２１の入力端子Ａ１４に入力する。
■ ＲＯＭ２１の出力であり、ａ ｄ ｒ ＸＸＸＸは
読み出されたデータのＲＯＭ２１上でのアドレスを示す
ものであり、ＲＯＭ２１のＡ１５にカウンタ１１の出力
ＱＡを入力することにより、アドレスＯ×××と８××
×のデータが交互に出力される。
読み出されたデータのＲＯＭ２１上でのアドレスを示す
ものであり、ＲＯＭ２１のＡ１５にカウンタ１１の出力
ＱＡを入力することにより、アドレスＯ×××と８××
×のデータが交互に出力される。
■ ＦＦ回路３１の出力であり、カウンタ１１の出力Ｑ
Ａをクロック信号としてデータ００００．０００１〜を
順次出力する。
Ａをクロック信号としてデータ００００．０００１〜を
順次出力する。
■ ＦＦ回路５１の出力であり、カウンタ１１の出力Ｑ
Ａを反転した出力をクロック信号としてデータ８０００
．８００１〜を順次出力する。
Ａを反転した出力をクロック信号としてデータ８０００
．８００１〜を順次出力する。
出力タイミングはＦＦ回路３１の出力に対して、カウン
タ１１の出力ＱＡの半ビット遅れている。
タ１１の出力ＱＡの半ビット遅れている。
■ ＦＦ回路３１の出力をカウンタ１１の出力ＱＡを反
転した出力をクロック信号として出力することにより、
ＦＦ回路５１のタイミングを合わせて出力する。
転した出力をクロック信号として出力することにより、
ＦＦ回路５１のタイミングを合わせて出力する。
ＦＦ回路５１の出力ＴＩＭ９〜ＴＩＭ１６と、ＦＦ回路
６１の出力ＴＩＭＩ〜ＴＩＭＢより１６個のタイミング
ＴＩＭＩ〜ＴＩＭ１６を得ることができる。
６１の出力ＴＩＭＩ〜ＴＩＭＢより１６個のタイミング
ＴＩＭＩ〜ＴＩＭ１６を得ることができる。
以上のように構成することにより、第４図で説明した構
成に対して、回路規模を約２／３に削減することが可能
となる。
成に対して、回路規模を約２／３に削減することが可能
となる。
以上のような本発明によれば、ｎ個のタイミング信号発
生回路の記憶手段の容量と周辺回路を増やすことにより
、２ｎ個のタイミング信号を発生させることが可能とな
り、回路の小規模化、およびコスト低減ができるタイミ
ング信号発生回路を提供することができる。
生回路の記憶手段の容量と周辺回路を増やすことにより
、２ｎ個のタイミング信号を発生させることが可能とな
り、回路の小規模化、およびコスト低減ができるタイミ
ング信号発生回路を提供することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例のタイムチャートを説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １は計数手段、 ２は記憶手段、 ３は第１のＦＦ回路、 ４はインバータ、 ５は第２ＯＦＦ回路、 ６は第３のＦＦ回路、 １１〜１４、ＩＡはカウンタ、 ２１はＲＯＭ。 ３１．５１．６１はＦＦ回路、 をそれぞれ示す。 へ ヘーー 口へ 従来例衷説明ｙるブロック図 禅 ヰ 図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例のタイムチャートを説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １は計数手段、 ２は記憶手段、 ３は第１のＦＦ回路、 ４はインバータ、 ５は第２ＯＦＦ回路、 ６は第３のＦＦ回路、 １１〜１４、ＩＡはカウンタ、 ２１はＲＯＭ。 ３１．５１．６１はＦＦ回路、 をそれぞれ示す。 へ ヘーー 口へ 従来例衷説明ｙるブロック図 禅 ヰ 図
Claims (1)
- 【特許請求の範囲】 クロック信号に同期して２ｎ個のタイミング信号を発生
する回路であって、 入力するクロック信号により歩進し、アドレスを出力す
る計数手段（１）と、 タイミング信号用データを記録している記憶手段（２）
と、 前記計数手段（１）より指定されるアドレスに書き込ん
であるｎ個のデータを、前記計数手段（１）のＬＳＢ出
力をクロック信号として取り込む第１のフリップフロッ
プ回路（３）と、 前記計数手段（１）のＬＳＢ出力を反転し半周期ずれた
ＬＳＢ信号を発生するインバータ（４）と、 前記インバータ（４）で発生する半周期ずれたＬＳＢ信
号で、前記計数手段（１）より指定される、前記記憶手
段（２）の残りのアドレスに書き込んであるｎ個のデー
タを取り込む第２のフリップフロップ回路（５）と、 前記第１のフリップフロップ回路（３）の出力タイミン
グを前記第２のフリップフロップ回路（５）の出力タイ
ミングに合わせ出力する第３のフリップフロップ回路（
６）とを備えたことを特徴とするタイミング信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046781A JPH03248213A (ja) | 1990-02-27 | 1990-02-27 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046781A JPH03248213A (ja) | 1990-02-27 | 1990-02-27 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248213A true JPH03248213A (ja) | 1991-11-06 |
Family
ID=12756873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046781A Pending JPH03248213A (ja) | 1990-02-27 | 1990-02-27 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03248213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
-
1990
- 1990-02-27 JP JP2046781A patent/JPH03248213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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