JPH0344210A - タイミングパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 電子機器１通信機器等に使用するタイミングパルス発生
回路に関し、 タイ稟ングバルスの発生位置、パルス幅変更が容易に出
来るタイミングパルス発生回路の提供を目的とし、 カウンタの出力値と、第１の記憶装置に書き込んだ値が
入力し、等しくなった時パルスを出力する第１の比較器
の出力と、 該カウンタの出力値と、第２の記憶装置に書き込んだ値
が入力し、等しくなった時パルスを出力する第２の比較
器の出力とを、夫々セットリセット・フリップフロップ
（以下ＳＲ−ＦＦと称す）のセット端子、リセット端子
に入力し、該５Ｒ−ＦＦの出力をタイくングパルスとす
るように構成する。

〔産業上の利用分野〕

本発明は、電子機器１通信機器等に使用するタイミング
パルス発生回路の改良に関する。

フレームパルスとデータよりなるフレーム内の、所定の
位置で所定幅のデータをメモリに書き込む為のイネーブ
ルパルスを出力する場合等では、タイミングパルス発生
回路が用いられるが、この場合、所定位置、所定幅を容
易に変更出来ることが望ましい。

〔従来の技術〕

第４図は従来例のブロック図、第３図は第２図。

第４図のタイムチャートで、（Ａ）〜（Ｆ）は第４図の
ａ〜ｆ点に対応している。

第４図は、フレームパルスとデータよりなるフレーム内
の、（００）より出力するカウンタｌの出力で、（Ｏｌ
）〜（０７）迄の間Ｈレベルのイネーブルパルスを出力
するタイミングパルス発生回路の例である。

信号受信部ｌＯのフレームパルス検出部１１では、第３
図（Ｂ）に示す如きフレームパルスを検出出力し、カウ
ンタ１のロード信号としている。

カウンタｌでは、第３図（Ｂ）に示すロード信号が入力
すると、カウントを始め、出力は（Ｃ）に示す如＜　（
００）よりのカウント値となる。

又、信号受信部１０で受信した、フレームパルスとデー
タよりなるフレーム内の、（００）より出力するカウン
タｌの出力で、（Ｏｌ）〜（０７）迄の間のデータをメ
モリ１２に書き込む為には、（０１）〜（０７）迄の間
をＨレベルとするイネーブルパルスが必要となる。

デコーダ７は、５ビツトのカウンタｌより（００）であ
る（０００００）が入力するとアンド回路８より第３図
（Ｄ）に示す如きパルスが出力し、５ビツトのカウンタ
ｌより（０７）である〔００１１１）が入力すると、ア
ンド回路９より（Ｅ）に示す如きパルスが出力する。

そして、デコーダ７のアンド回路８の出力パルスは、５
Ｒ−ＦＦ６のセット端子に入力し、アンド回路９の出力
パルスはリセット端子に入力する。

５Ｒ−ＦＦ６では、セット端子に第３図（Ｄ）に示すパ
ルスが入力すると、出力は（Ｆ）に示す如くＨレベルと
なり、リセット端子に第３図（Ｅ）に示す如きパルスが
入力すると、出力は（Ｆ）に示す如くＬレベルとなり、
所望の、カウンタ１の出力で、（０１）〜（０７）迄の
間Ｈレベルのイネーブルパルスを出力する。

〔発明が解決しようとする課題〕

しかしながら、イネーブルパルスの位置１幅を変更しよ
うとすると、デコーダ７を、その位置。

幅に対応して、５Ｒ−ＦＦ６に、セット、リセットパル
スを出力するように回路を変更せねばならず、デコーダ
７をＬＳＩ化しである場合は、ＬＳＩを作り直さねばな
らなくなる等、変更が困難な問題点がある。

本発明は、タイごングパルスの発生位置、パルス幅変更
が容易に出来るタイミングパルス発生回路の提供を目的
としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、カウンタ１の出力値と、第１の記憶
装置２に書き込んだ値が入力し、等しくなった時パルス
を出力する第１の比較器３の出力をＳＲ−ＦＦ６のセッ
ト端子に入力するようにする。

又該カウンタ１の出力値と、第２の記憶装置４に書き込
んだ値が入力し、等しくなった時パルスを出力する第２
の比較器５の出力を、５Ｒ−ＦＦ６のリセット端子に入
力するようにする。

そして、該ＳＲ−ＦＦ６の出力をタイミングパルスとす
る槽底とする。

〔作　用〕

本発明によれば、タイミングパルスの位置及びパルス幅
は第１の記憶装置２及び第２の記憶装置４に書き込んだ
値により定まるので、タイミングパルスの位置及びパル
ス幅を変更するには、第１の記憶装Ｎ２及び第２の記憶
装置４に書き込む値を変更するだけでよく、容易に変更
出来る。

又、ＬＳＩ化した場合も、ＬＳＩは変更せず、外部より
第１の記憶装置２及び第２の記憶装置４に書き込む値を
変更するだけでタイミングパルスの位置及びパルス幅を
変更することが出来る。

〔実施例〕 第２図は本発明の実施例のブロック図であり、第３図の
（Ａ）〜（Ｆ）は第２図のａ　”−ｆ点に対応している
。

第２図も、第４図の場合と同じく、フレームパルスとデ
ータよりなるフレーム内の、（００）より出力するカウ
ンタ１の出力で、（０１）〜（０７）迄の間Ｈレベルの
イネーブルパルスを出力するタイ逅ングパルス発生回路
の例である。

信号受信部ｌＯのフレームパルス検出部１１では、第３
図（Ｂ）に示す如きフレームパルスを検出出力し、カウ
ンタ１のロード信号としている。

カウンタｌでは、第３図ＣＢ）に示すロード信号が入力
すると、カウントを始め、出力は（Ｃ）に示す如＜　（
００）よりのカウント値となる。

又信号受信部１０で受信した、フレームパルスとデータ
よりなるフレーム内の、（００）より出力するカウンタ
ｌの出力で、（０１）〜（０７）迄の間のデータをメモ
リ１２に書き込む為には、（０１）〜（０７）迄の間を
Ｈレベルとするイネーブルパルスが必要となる。

第２図では、レジスタ２に（００）を、レジスタ４に（
０７）を書き込んでおく。

すると、カウンタ１のカウント値が（ＯＯ）となると、
比較器３よりは（Ｄ）に示す如くパルスを出力し、カウ
ンタｌのカウント値が（０７）となると、比較器５より
は（Ｅ）に示す如くパルスを出力し、夫々５Ｒ−ＦＦ６
のセ・ント端子、リセット端子に入力する。

従って、５Ｒ−ＦＦ６よりは（Ｆ）に示す如く、カウン
タｌの出力で、（０１）〜（０７）迄の間Ｈレベルの、
所望のイネーブルパルスが出力される。

この場合、例えば、レジスタ２に書き込む値を（Ｏｌ）
とすれば、５Ｒ−ＦＦ６の出力の立ち上がりはｌクロッ
ク分右にシフトし、レジスタ４に書き込む値を（０６）
とすれば、５Ｒ−ＦＦ６の出力の立ち下がりは１クロッ
ク分左にシフトする。

即ち、タイミングパルスの出力位置、パルス幅は、レジ
スタ２．４に書き込む値により変更出来、変更は容易で
ある。

又タイミングパルス発生回路をＬＳＩ化した場合も、Ｌ
ＳＩは変更せず、外部よりレジスタ２゜４に書き込む値
を変更するだけでタイごングパルスの位置及びパルス幅
を変更すること力咄来る。

〔発明の効果〕

以上詳細に説明せる如く本発明のタイミングノくルス発
生回路によれば、タイミングノくルスの出力位置、パル
ス幅の変更が容易になる効果があり、又タイミングパル
ス発生回路をＬＳＩ化し、タイミングパルスの出力位置
、パルス幅の変更をする場合、ＬＳＩは変更せず、外部
よりレジスタ２゜４に書き込む値を変更するだけで変更
することが出来る効果がある。

【図面の簡単な説明】 第１図は本発明の原理プロ・ツク図、 第２図は本発明の実施例のプロ・ツク図、第３図は第２
図、第４図のタイムチャート、第４図は従来例のブロッ
ク図である。 図において、 ｌはカウンタ、 ２．４は記憶装置、レジスタ、 ３．５は比較器、 ６はセットリセット・フリップフロップ、７はデコーダ
、 ８．９はアンド回路、 １０は信号受信部、 １１はフレームパルス検出部、 １２はメモリを示す。

Claims (1)

【特許請求の範囲】
1. カウンタ（１）の出力値と、第１の記憶装置（２）に書
   き込んだ値が入力し、等しくなった時パルスを出力する
   第１の比較器（３）の出力と、該カウンタ（１）の出力
   値と、第２の記憶装置（４）に書き込んだ値が入力し、
   等しくなった時パルスを出力する第２の比較器（５）の
   出力とを、夫々セットリセット・フリップフロップ（６
   ）のセット端子、リセット端子に入力し、該セットリセ
   ット・フリップフロップ（６）の出力をタイミングパル
   スとすることを特徴とするタイミングパルス発生回路。