JPH04245532A - データレート変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速にデータ伝送を行
う際の時間軸圧縮変換及び時間軸伸張変換するデータレ
ート変換回路に関する。

【０００２】

【従来の技術】ディジタルデータをｍ個毎に区切って時
間軸圧縮することによりデータレートを変換する方法が
考えられている。たとえば、入力するディジタルデータ
列を２倍のレートに変換する方法について図５を参照し
ながら説明する。

【０００３】先ず、このレート変換する以前のディジタ
ルデータ列はｍ個（ただし、偶数の場合）からなる単位
ごとに区切って、この単位を構成する各ビットを先頭か
ら順次メモリに書き込んでいく（図５（Ａ）参照）。こ
こで、このメモリに上記ｍ個の半分のデータを書き込ん
だときから、メモリの先頭から順次に倍のレートで読み
出しを開始する。この動作を続けて、ｍ個を１単位とす
る最後のデータすなわち、ｍ番目のデータａｍ　が書き
込まれたら、直ちにこのデータが読み出されてこのｍ個
を１単位のディジタルデータのレート変換（あるいは圧
縮）が終了する。

【０００４】この場合、このようにｍ個を１単位とする
ディジタルデータの後半部分、すなわち（ｍ／２）＋１
番目から以降の部分では、書き込みＷと読み出しＲが同
時に起こっている。この後半部分におけるディジタルデ
ータの書き込みＷは、図５（Ｃ）に示すように、低速レ
ート側の１サイクル、すなわち書き込みサイクルの１周
期ＴＷ　を４分割した際の先頭から３番目で行っている
。 一方、この後半部分におけるディジタルデータの読み出
しＲは、データを書き込みサイクルの１周期ＴＷ　を４
分割した内の１番目（または２番目）と４番目の時間Ｔ
Ｒ　で行っている。このようにメモリを制御すると、ｍ
個のデータの半分のメモリ容量で２倍のレート変換が行
える。

【０００５】ところで、上記読み出しＲが開始されると
きには、図５（Ｃ）に示すように、上記メモリに既に書
き込まれている先頭データａ１　が、上記書き込みサイ
クルの１周期の１番目（または２番目）の期間に読み出
され、この読み出された先頭アドレスに（ｍ／２）＋１
番目のデータａ（ｍ／２）＋１　が次の３番目の期間内
に書き込まれる。従って、最後のアドレスのデータａｍ
　は上記書き込みサイクルの１周期を４分割した内の３
番目の期間内に書き込まれ、続いて最後の４番目で上記
最後のアドレスのデータａｍが読み出される。このよう
にしてディジタルデータは、データが欠落することなく
、データレートを２倍にすることができる。

【０００６】

【発明が解決しようとする課題】ところが、この方法で
は、アドレスカウンタが圧縮変換データレート回路で書
き込み時に用いる従来の書き込みサイクルのアドレスカ
ウンタと、読み出し時に用いる上記書き込みサイクルの
２倍で動作するアドレスカウンタとそれぞれ独立に２個
必要である。また、伸張変換データレート回路における
アドレスカウンタも同様にそれぞれ独立した２個のアド
レスカウンタが必要である。すなわち、書き込み時に２
倍で動作するアドレスカウンタと、従来の書き込みサイ
クルで動作するアドレスカウンタがそれぞれ独立に２個
必要である。従って、データレート変換回路の回路構成
を簡略化させる上で、このアドレスカウンタを２個用い
ることは問題であった。そこで本発明は上述の実情に鑑
み、書き込みや読み出しの際にそれぞれ独立して用いる
アドレス発生器内のアドレスカウンタを１つに共通化さ
せて回路の簡略化を図ることのできるデータレート変換
回路の提供を目的とするものである。

【０００７】

【課題を解決するための手段】本発明に係るデータレー
ト変換回路は、連続したディジタルデータｍ個をメモリ
に書き込み、該メモリから上記書き込みレートの２ｎ　
倍のレートで読み出すとき、上記メモリに書き込みアド
レスと読み出しアドレスを供給するアドレス発生器を有
し、このアドレス発生器は、上記メモリのアドレスのビ
ット数Ｍよりｎビット多いＭ＋ｎビットのアドレスを出
力し、上記読み出しのためのクロックに応じて１ずつ増
加するカウンタを用い、該カウンタは、上記Ｍ＋ｎビッ
トのカウンタ出力の上位側Ｍビットを書き込みアドレス
に、下位側Ｍビットを読み出しアドレスに用い、ｍ×（
１−１／２ｎ　）個のデータの書き込みが終了した時点
でデータ読み出しを開始すると共に、上記ｍ個のデータ
の最後のデータの書き込みアドレス及び読み出しアドレ
スが全ビット“１”のＭビットのアドレス値となるよう
に設定して圧縮変換し、また、連続したディジタルデー
タｍ個をメモリに書き込み、該メモリから上記書き込み
レートの１／２ｎ　倍のレートで読み出すとき、上記メ
モリに書き込みアドレスと読み出しアドレスを供給する
アドレス発生器を有し、アドレス発生器は、上記メモリ
のアドレスのビット数Ｍよりｎビット多いＭ＋ｎビット
のアドレスを出力し、上記書き込みのためのクロックに
応じて１ずつ増加するカウンタを用い、該カウンタは、
上記Ｍ＋ｎビットのカウンタ出力の下位側Ｍビットを書
き込みアドレスに、上位側Ｍビットを読み出しアドレス
に用い、最初のデータの書き込みが終了した時点でデー
タの読み出しを開始すると共に、上記ｍ個のデータの最
初のデータの書き込みアドレス及び読み出しアドレスが
全ビット“０”のＭビットのアドレス値となるように設
定して伸張変換することにより、上述した課題を解決す
る。ここで、上記ｎが１のときの上記メモリアドレスの
ビット数Ｍとは、ｍ／２≦２Ｍ　を満足し、かつ最小の
整数値Ｍである。また、任意の整数ｎに対するＭとして
は、ｍ×（１−１／２ｎ　）≦２Ｍ　を満足し、かつ最
小の整数とすればよい。

【０００８】

【作用】本発明に係るデータレート変換回路は、レート
を圧縮変換する場合、Ｍ＋ｎビットの１個のアドレスカ
ウンタのカウンタ出力の上位側Ｍビットを書き込みアド
レスとして書き込み、下位側Ｍビットを読み出しアドレ
スとして高速に読み出し、レートを伸張変換する場合、
上記Ｍ＋ｎビットのアドレスカウンタのカウンタ出力の
下位側Ｍビットを書き込みアドレスとして高速に書き込
み、上位側Ｍビットを読み出しアドレスとして読み出し
を行って、アドレスカウンタを共通化することにより、
回路構成を簡略化する。

【０００９】

【実施例】一般的に、本発明に係るデータレート変換回
路を用いてデータレートを２ｎ　倍に時間軸圧縮する場
合は、連続したディジタルデータのｍ個ずつ区切られた
データをメモリに書き込み、このメモリから２ｎ　倍の
レートで読み出してレート変換を行っている。このメモ
リの記憶容量をデータ２Ｍ　個分とするとき、このＭと
しては、ｍ×（１−１／２ｎ　）≦２Ｍ　を満足し、か
つ最小の整数とすればよい。

【００１０】このメモリに書き込みアドレスと読み出し
アドレスを供給するアドレス発生器には、この中にアド
レスカウンタを内蔵している。この内蔵されているアド
レスカウンタは、上記メモリのアドレスのビット数Ｍよ
りｎビット多いＭ＋ｎビットのカウンタであり、高速レ
ート側クロック、すなわち上記読み出しのためのクロッ
クに応じて１ずつ増加するカウンタである。

【００１１】メモリからの読み出しは、ｍ×（１−１／
２ｎ　）個のデータの書き込みが終了した時点でデータ
読み出しを開始すると共に、上記ｍ個のデータの最後の
データの書き込みアドレス及び読み出しアドレスが全ビ
ット“１”のＭビットのアドレス値となるように設定し
ている。

【００１２】以下、ｎ＝１の場合、すなわち２倍のレー
ト変換を行う場合の本発明に係るデータレート変換回路
の一実施例について、図１に示すブロック図と、図２に
示す動作原理を参照しながら説明する。ここで、上記ｎ
が１のときの上記メモリアドレスのビット数Ｍとは、ｍ
／２≦２Ｍ　を満足し、かつ最小の整数値Ｍである。こ
の上記条件を踏まえて、連続して入力されるディジタル
データｍ＝１０のとき、メモリアドレスのビット数Ｍは
、３ビットになる。

【００１３】図１に示すメモリ１１に書き込みアドレス
と読み出しアドレスを供給するアドレス発生器１３は、
この中にアドレスカウンタ１４を内蔵している。この内
蔵されているアドレスカウンタ１４は、上記メモリのア
ドレスのビット数より１ビット多い４ビットのアドレス
を出力し（図２（Ｃ）参照）、入力端子１２からの高速
レート側クロック、すなわち上記読み出しのためのクロ
ックに応じて１ずつ増加するカウンタである。このアド
レスカウンタ１４は、上記４ビットのカウンタ出力の上
位側３ビットを書き込みアドレスＷＡに、下位側３ビッ
トを読み出しアドレスＲＡとしている。

【００１４】ここで、４ビットのカウント出力の上位側
３ビットアドレスと下位側３ビットアドレスとのレート
、または更新周期の関係について説明する。書き込みア
ドレスとして用いられる上記上位側３ビットの更新周期
は、上記４ビットのカウント周期に対して１／２になっ
ている。また、読み出しアドレスとして用いられる上記
下位側３ビットの更新周期は、上記４ビットのカウント
周期と等しくなっているから、この読み出しアドレスは
上記書き込みアドレスの２倍のレートでインクリメント
されている。

【００１５】このアドレスカウンタ１４は最後のカウン
タ値を全て“１”となるように設定している。図２（Ａ
）に示す書き込みアドレスは、図２（Ｃ）に示す上記ア
ドレスカウンタの上位側３ビットを用いて最後のデータ
ａ１０のアドレス値は“１１１”と３ビット全て“１”
を示している。図２（Ｂ）に示す読み出しアドレスは、
図２（Ｃ）に示す上記アドレスカウンタの下位側３ビッ
トを用いて５番目のデータａ５　の書き込みが終了した
時点で、メモリに書き込まれたデータをａ１　から順次
に２倍のレートで読み出している。従って、メモリの書
き込みと読み出しアドレスは、共に０から最大値を７と
する８個で表される。

【００１６】この最後の書き込みアドレス値と最後の読
み出しアドレス値がすべて“１”で表すようにするため
に、この４ビットのアドレスカウンタ１４の最終アドレ
ス値から逆に遡って探すことにより、開始アドレスを決
めることができる。

【００１７】従って、この開始アドレスは、以下のよう
な演算アルゴリズムによって探すことができる。すなわ
ちこの場合に、このアドレスカウンタ１４が、データ１
０個を２倍のレートでカウントしているから２０個カウ
ントする必要がある。しかし、このカウンタ１４は１６
進のカウントなので、求める開始アドレスは、この差の
４カウント分を“１１１１”から減じた“１１００”に
なる。このように開始アドレスを設定すると、図２（Ａ
）の書き込みアドレスの開始アドレスと、図２（Ｂ）の
読み出しアドレスの開始アドレスは一致させることがで
きる。そして、このアドレスカウンタ１４のカウントが
“１１１１”のとき、書き込みが終了した時点で最後の
データａ１０を読み出している。

【００１８】上述したアルゴリズムにより、得られたこ
のカウンタ出力の開始アドレス“１１００”の上位側３
ビット“１１０”が、書き込みアドレスになる。このア
ドレスカウンタ１４の後半部分の最初のアドレス“０１
１０”の下位側３ビットを取り出してこれを読み出しア
ドレスとして用いると、この読み出しアドレスは上記書
き込みアドレス“１１０”と一致する対応関係にある。 この書き込みアドレスと読み出しアドレスの一致と、上
記書き込みと読み出しに用いるそれぞれのレートで共に
１ずつ増すカウントを行うと、１０個のデータの最後の
データの書き込みアドレス及び読み出しアドレスは全ビ
ット“１”の３ビットのアドレス値となる。このように
書き込み、読み出しの各アドレス値の関係を持たせ、求
める変換レートに応じたアドレスカウンタ動作をさせる
ことにより、アドレス発生器１３から供給する書き込み
アドレスカウンタと、読み出しアドレスカウンタを１つ
に共通化して回路構成を簡略化することができる。

【００１９】より具体的な回路構成の例について、図３
を参照しながら説明する。この図３においては、入力端
子２０を介して供給されるシリアルデータをパラレルデ
ータに変換してレート変換を行うような具体例を示して
いる。このレート変換のための書き込みと読み出しの制
御は、上記スタティックＲＡＭ２４に書き込みアドレス
と読み出しアドレスを供給するアドレス発生器２８が行
っている。シフトレジスタ２２は、入力端子２１を介し
て入力するクロックＣＬＫ１で入力端子２０を介して入
力する記録信号を８ビットの並列データに変換してイネ
ーブル付きバッファ２３を介してスタティックＲＡＭ２
４に書き込んでいる。

【００２０】この場合のスタティックＲＡＭ２４に供給
する書き込みアドレスカウンタは、シリアルデータで入
力される記録信号を８ビットのパラレルデータに変換し
ていることにより、入力端子２１を介してシフトレジス
タ２２に入力される１倍速の基準となるクロックＣＬＫ
１の１／８の周波数でアドレスカウントを１ずつ増して
いく。同様に、読み出しアドレスカウンタもクロックＣ
ＬＫ１の１／８の周波数でアドレスカウントを１ずつ増
していく。このようにメモリへの書き込みにおいて、メ
モリに供給するデータを直列−並列変換し、メモリから
の読み出しにおいて、読み出したデータを並列−直列変
換することにより、アドレスカウントは直列−並列変換
するためのシフトレジスタに入力したクロックの１／（
並列出力ビット数）倍の周波数で動作させる。

【００２１】また、入力端子２５を介して上記クロック
ＣＬＫ１の２倍の周波数であるクロックＣＬＫ０が、シ
フトレジスタ２６とアドレス発生器２８に送られている
。シフトレジスタ２６は、アドレス発生器２８からの供
給するロード（Ｌｏａｄ）信号の“Ｌ”レベルにおいて
取り込み、上記クロック０で並列−直列変換を行ってい
る。従って、データレートはシフトレジスタ２２に供給
するクロック１に対するシフトレジスタ２５に供給する
クロック０の比、すなわち２倍に変換されることになる
。この直列データは、イネーブル付きバッファ２９に送
って、アドレス変換器２８が供給するイネーブル信号の
レベルが“Ｌ”のとき出力端子３０を介して記録圧縮信
号を出力する。

【００２２】なお、上記ｍ個のデータの最後のデータの
書き込みアドレス及び読み出しアドレスを全ビット“１
”のＭビットのアドレス値となるように設定している以
上の構成により、連続したディジタルデータｍ個が２倍
のレートにデータレート変換することができる。

【００２３】次に、連続したディジタルデータのｍ個ず
つ区切られたデータをメモリに書き込み、このメモリか
ら１／２ｎ　倍のレートで読み出す（すなわち時間軸を
２ｎ　倍に伸張する）レート変換の動作原理について説
明する。一般に、メモリに書き込みアドレスと読み出し
アドレスを供給するアドレス発生器にアドレスカウント
を内蔵している。このアドレスカウンタは、高速側クロ
ック、すなわち上記書き込みのためのクロックに応じて
１ずつ増加するカウンタである。このアドレスカウンタ
は、上記Ｍ＋ｎビットのカウンタ出力の下位側Ｍビット
を書き込みアドレスに、上位側Ｍビットを読み出しアド
レスとしている。また、任意の整数ｎに対するＭとして
は、ｍ×（１−１／２ｎ）≦２Ｍ　を満足し、かつ最小
の整数とすればよい。

【００２４】具体的な例として、連続するディジタルデ
ータｍ＝１０、ｎ＝１に対するＭとして、２３　＝８個
を満足し、かつ最小の整数はＭ＝３ビットとなる。上記
データレートを１／２倍にする時間軸伸張の動作原理に
ついて、図４を参照しながら説明する。アドレス発生器
内に設けているアドレスカウンタは、上記メモリのアド
レスのビット数Ｍ＝３より１ビット多い４ビットを用意
する（図４（Ｃ）参照）。このアドレスカウンタには、
書き込みのためのクロックに応じて１ずつ増加するもの
で、さらに、このカウンタの最初のカウンタ値を全て“
０”となるように設定している（図４（Ｃ）参照）。

【００２５】書き込みにおいて、連続する１０個のデー
タの最初の書き込みアドレスは、アドレスカウンタの下
位側の３ビットを用いて最初のデータａ１　のアドレス
値が“０００”と３ビット全て“０”になっている（図
４（Ａ）参照）。

【００２６】読み出しにおいて、連続する１０個のデー
タの最初の読み出しアドレスは、アドレスカウンタの下
位側の３ビットを用いて最初のデータａ１　のアドレス
値を“０００”として３ビット全て“０”になっている
（図４（Ｂ）参照）。これは、アドレスカウンタの開始
アドレスが４ビット全て“０”で動作させていることか
ら、前述したデータレートを圧縮する場合に行ったアド
レスカウンタの開始アドレスの計算は、行う必要がない
。この読み出しは、この最初の書き込みが終了した時点
で上記アドレスカウンタの上位側３ビットのカウンタに
より開始する（図４（Ｂ）参照）。

【００２７】ここで、４ビットのカウンタ出力の下位側
３ビットアドレスと上位側３ビットアドレスとのレート
、または更新周期の関係について説明する。書き込みア
ドレスとして用いられる上記下位側３ビットの更新周期
は、上記４ビットのカウント周期と等しくなっているか
ら、この書き込みアドレスはこの読み出しアドレスの２
倍のレートでインクリメントされている。また、読み出
しアドレスとして用いられる上記上位側３ビットの更新
周期は、上記４ビットのカウント周期に対して１／２に
なっている。

【００２８】このように書き込み、読み出しの各アドレ
ス値の関係を持たせ、求める変換レートに応じたアドレ
スカウンタ動作をさせることにより、アドレス発生器か
ら供給する書き込みアドレスカウンタと、読み出しアド
レスカウンタを１つに共通化して回路構成を簡略化する
ことができる。このとき、メモリの書き込みサイクルと
、読み出しサイクルに応じたメモリの動作が間に合わな
い場合は、メモリを２個にして交互にアクセスさせてこ
の間に合わない時間分を補ってレート変換させる方法も
考えられている。

【００２９】このようにそれぞれのアドレス値の一致と
、求める変換レートに応じたアドレスカウンタ動作をさ
せることにより、アドレス発生器から供給する書き込み
アドレスカウンタと、読み出しアドレスカウンタを１つ
に共通化して回路構成を簡略化することができる。

【００３０】以上のように動作させることにより、デー
タレート変換回路において用いているアドレスカウンタ
は、従来、書き込み用と読み出し用のカウンタがそれぞ
れ独立に２個必要であったが、上記両者を共通化して回
路構成の簡略化を図ることができる。

【００３１】なお、本発明は上述した実施例に限定され
るものでなく、データレート２（または１／２）倍以外
の一般に２ｎ　（または１／２ｎ　）倍のレート変換に
も応用することができる。この場合の連続するデータを
区分するｍ個とすると、任意の整数ｎに対するＭとして
は、ｍ×（１−１／２ｎ　）≦２Ｍ　を満足し、かつ最
小の整数である。このときのメモリ容量は、２Ｍ　ワー
ドであり、入力される連続データを区分するｍ個のデー
タ数の（１−１／２ｎ　）倍になる。

【００３２】アドレス発生器内のアドレスカウンタは、
２ｎ　倍へのレート変換の際には、メモリアドレスのＭ
ビットよりｎビット多く設定し、書き込みアドレスは上
位側からＭビットとり、下位側ｎビットを捨てる。また
、読み出しアドレスは下位側からＭビットとり、上位側
ｎビットを捨てれば良い。

【００３３】また、１／２ｎ　倍へのレート変換の際に
は、メモリアドレスのＭビットよりｎビット多く設定し
、書き込みアドレスは下位側からＭビットとり、上位側
ｎビットを捨てる。また、読み出しアドレスは上位側か
らＭビットとり、下位側ｎビットを捨てれば良い。

【００３４】

【発明の効果】以上の説明からも明らかなように、本発
明のデータレート変換回路によれば、連続したディジタ
ルデータｍ個をメモリに書き込み、上記書き込みレート
の２ｎ　倍のレートで読み出すとき、アドレス発生器内
の読み出しクロックに応じて１ずつ増加するアドレスカ
ウンタから上記メモリのアドレスのビット数Ｍよりｎビ
ット多いＭ＋ｎビットのアドレスを出力し、上記Ｍ＋ｎ
ビットのカウンタ出力の上位側Ｍビットを書き込みアド
レスに、下位側Ｍビットを読み出しアドレスに用い、ｍ
×（１−１／２ｎ　）個のデータの書き込みが終了した
時点でデータ読み出しを開始すると共に、上記ｍ個のデ
ータの最後のデータの書き込みアドレス及び読み出しア
ドレスを全ビット“１”のＭビットのアドレス値となる
ように設定することにより、書き込みや読み出しの際に
それぞれ独立に２個用いていたアドレス発生器内のアド
レスカウンタを１つに共通化させて回路の簡略化を図る
ことができる。

【００３５】また、書き込みレートの１／２ｎ　倍のレ
ートで読み出すときには、アドレス発生器内の書き込み
クロックに応じて１ずつ増加するカウンタＭ＋ｎビット
のカウンタを用い下位側Ｍビットを書き込みアドレスに
上位側Ｍビットを読み出しアドレスとし、最初のデータ
の書き込みが終了した時点でデータの読み出しを開始す
ると共に、上記ｍ個のデータの最初のデータの書き込み
アドレス及び読み出しアドレスを全ビット“０”のＭビ
ットのアドレス値となるように設定することにより、書
き込み、読み出しアドレスカウンタを共通化して回路を
簡略化できる。

【図面の簡単な説明】

【図１】本発明に係るデータレート変換回路の一実施例
を示すレートを圧縮変換するためブロック回路図

【図２
】レートを圧縮する回路の動作原理を説明する模式図

【図３】レートを圧縮するデータレート変換回路図

【図
４】レートを伸張する回路の動作原理を説明する模式図

【図５】従来のデータレート変換を示す模式図

【符号の説明】

１１・・・・・・・・・メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】連続したディジタルデータｍ個をメモリに
   書き込み、該メモリから上記書き込みレートの２ｎ　倍
   のレートで読み出すデータレート変換回路であって、上
   記メモリに書き込みアドレスと読み出しアドレスを供給
   するアドレス発生器を有し、このアドレス発生器は、上
   記メモリのアドレスのビット数Ｍよりｎビット多いＭ＋
   ｎビットのアドレスを出力し、上記読み出しのためのク
   ロックに応じて１ずつ増加するカウンタを用い、該カウ
   ンタは、上記Ｍ＋ｎビットのカウンタ出力の上位側Ｍビ
   ットを書き込みアドレスに、下位側Ｍビットを読み出し
   アドレスに用い、ｍ×（１−１／２ｎ　）個のデータの
   書き込みが終了した時点でデータ読み出しを開始すると
   共に、上記ｍ個のデータの最後のデータの書き込みアド
   レス及び読み出しアドレスが全ビット“１”のＭビット
   のアドレス値となるように設定されていることを特徴と
   するデータレート変換回路。
2. 【請求項２】連続したディジタルデータｍ個をメモリに
   書き込み、該メモリから上記書き込みレートの１／２ｎ
   　倍のレートで読み出すデータレート変換回路であって
   、上記メモリに書き込みアドレスと読み出しアドレスを
   供給するアドレス発生器を有し、このアドレス発生器は
   、上記メモリのアドレスのビット数Ｍよりｎビット多い
   Ｍ＋ｎビットのアドレスを出力し、上記書き込みのため
   のクロックに応じて１ずつ増加するカウンタを用い、該
   カウンタは、上記Ｍ＋ｎビットのカウンタ出力の下位側
   Ｍビットを書き込みアドレスに、上位側Ｍビットを読み
   出しアドレスに用い、最初のデータの書き込みが終了し
   た時点でデータの読み出しを開始すると共に、上記ｍ個
   のデータの最初のデータの書き込みアドレス及び読み出
   しアドレスが全ビット“０”のＭビットのアドレス値と
   なるように設定されていることを特徴とするデータレー
   ト変換回路。