JPH03248253A - データ受信処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）一実施例の説明（第２図乃至第４図）（ｂ）他の
実施例の説明（第５図） （Ｃ１別の実施例の説明 発明の効果 〔概要〕 上位からのデータを受信し、内部データに変換して処理
するデータ受信処理装置に関し、インタフェースＣＰＵ
を設けても、データ変換の必要のない受信データのメイ
ンＣＰＵへの転送時間を短縮することを目的とし、 受信した受信データを解析して内部データに変換するイ
ンタフェースＣＰＵと、該内部データを受け処理を行う
メインＣＰＵとを有するデータ受信処理装置において、
該受信データを該インタフェースＣＰＵを介さず該メイ
ンＣＰＵへ転送するためのバイパス回路と、該バイパス
回路の出力と該インタフェースＣＰＵの出力を切換えて
該メインＣＰＵへ出力する切換部と、該バイパス回路の
データ転送を制御するバイパス制御部とを設け、該イン
タフェースＣＰＵが受信データに応じて、該バイパス制
御部を起動して、該切換部を該バイパス回路側に切換え
て、該データ変換の必要ない受信データを該バイパス回
路より該メインＣＰＵへ転送する。

〔産業上の利用分野〕

本発明は、上位からのデータを受信し、内部データに変
換して処理するデータ受信処理装置に関する。

パーソナルコンピュータ等のホストマシンに接続された
装置では、ホストマシンからのデータを受信し、処理す
ることが行われている。

例えば、プリンタでは、ホストマシンのデータを受信し
、解析し、印刷処理して印刷を行うようにしている。

このプリンタ等のデータ受信処理装置では、各種ホスト
マシンに結合するため、種々のコマンド体系やハードウ
ェアプロトコルをサポートする必要があり、容易に実現
できるものが望まれている。

〔従来の技術〕

第６図は従来技術の説明図である。

ホスト１に接続されたプリンタ２では、データ処理コン
トローラが２つのコントローラ（ＣＰ　Ｕ）２０．２１
で構成されている。

第１のコントローラは、インタフェースコントローラ（
ＣＰＵ）２０であり、ホスト１からのデータを受信し、
解析し、種々のコマンド体系のデータを内部の標準コマ
ンドに変換し、且つ各種プロトコルへの対応を行うもの
である。

第２のコントローラは、メインコントローラ（ＣＰＵ）
２１であり、インタフェースコントローラ２０からのデ
ータ処理を行い、例えばプリンタでは文字コードに対応
する文字パターンを引き出し、ビットマツプメモリへ展
開する印刷処理等、印刷制御部２２へ処理データ（印刷
データ）を与えて印刷させるものである。

このようにメインコントローラ２１からインタフェース
部分２０を分離し、インタフェースコントローラ２０で
内部コマンド（データ）の変換を行うことで、メインコ
ントローラ２１は内部データに基づく処理プログラムで
動作すればよく、メインコントローラ２１が各種コマン
ド体系やプロトコルによらず共通化できる。

即ち、各種コマンド体系やプロトコルに合わせたインタ
フェースコントローラ２０を用意し、接続されるホスト
のコマンド体系等に合ったインタフェースコントローラ
２０を搭載すれば、データ処理の基本部分であるメイン
コントローラ２１を変えずに、各コマンド体系やプロト
コルに対応できる。

〔発明が解決しようとする課題〕

このようなインタフェース用ＣＰＵ２０を分離した構成
では、インタフェースＣＰＵ２０は、受信データの解析
とデータ変換を行うことになり、それだけ時間がかかる
。

このため、イメージデータの如く、データ変換の必要な
いデータの場合も、インタフェースＣＰＵ２０を介する
ので、メインＣＰＵ２１へ転送する時間がそれだけ長く
なるという問題があり、特にプリンタでは印刷速度の低
下を招いていた。

従って、本発明は、インタフェースＣＰＵを設けても、
データ変換の必要のない受信データのメインＣＰＵへの
転送時間を短縮することのできるデータ受信処理装置を
提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、受信した受信データを
解析して内部データに変換するインタフェースＣＰＵ２
００と、該内部データを受け処理を行うメインＣＰＵ２
１０とを有するデータ受信処理装置において、該受信デ
ータを該インタフェースＣＰＵ２００を介さず該メイン
ＣＰＵ２１０へ転送するためのバイパス回路２０１と、
該バイパス回路２０１の出力と該インタフェースＣＰＵ
２００の出力を切換えて該メインＣＰＵ２１０へ出力す
る切換部２０２と、該バイパス回路２０１のデータ転送
を制御するバイパス制御部２０３とを設け、該インタフ
ェースＣＰＵ２００が受信データに応じて、該バイパス
制御部２０３を起動して、該切換部２０２を該バイパス
回路２０１側に切換えて、該データ変換の必要ない受信
データを該バイパス回路２０１より該メインＣＰＵ２１
０へ転送するものである。

〔作用〕

本発明は、インタフェースＣＰＵ２００と並列にバイパ
ス回路２０１を設け、データの変換が不必要なデータを
受信する場合には、インタフェースＣＰＵ：’００がこ
れを検知し、バイパス制御部２０３を起動し、切換部２
０２をバイパス回路２０１側に切換、指定バイト数ＣＰ
Ｕの介在なしにホストからの受信データをメインＣＰＵ
２１０へ直接転送するようにしている。

このため、イメージデータ等の解析、変換の必要のない
データはインタフェースＣＰＵ２００を介さず、バイパ
ス回路２０１より直接メインＣＰＵ２１０へ転送される
ので、インタフェースとメインの２つのＣＰＵ構成の利
点を保持しつつ、その欠点であるデータ転送速度の低下
を防ぐことができる。

〔実施例〕

（ａ）一実施例の説明 第２図は本発明の一実施例構成図である。

図中、第１図及び第６図で示したものと同一のものは、
同一の記号で示してあり、２０４はラッチ回路であり、
ホストインタフェース１０１上の８ビツトパラレルの受
信データを、ホストからのデータストローブ信号＊ＤＳ
ＴＢに応じてラッチするもの、２０５は入力ボートであ
り、ラッチ回路２０４の受信データがセットされるもの
、２０６は出力ボートであり、インタフェースＣＰＵ２
００の出力データを切換部２０２へ出力するためのもの
である。

２０７はホスト側信号伝達回路であり、ホストからのデ
ータストローブ信号＊ＤＳＴＢをバイパスコントローラ
（制御部）２０３へ伝達し、バイパスコントローラ２０
３からのビジー信号ＢＵＳＹ、アソク信号ＡＣＫをホス
トへ伝達するもの、２０Ｂはメイン側信号伝達回路であ
り、バイパスコントローラ２０３からの内部ストローブ
信号＊Ｉ　ＳＴＢをメインＣＰＵ２１０へ伝達し、メイ
ンＣＰＵ２１０の内部ビジー信号ＩＢＵＳＹをバイパス
コントローラ２０３へ伝達するものである。

バイパスコントローラ２０３は、インタフェースＣＰＵ
２００から転送バイト数の補数がセントされ、バイパス
回路２０１で１バイト転送毎に加算し、キャリーアップ
により割込みを発生するカウンタ２０３ａと、データス
トローブ信号水ＤＳＴＨに応じて内部データストローブ
信号＊ｌ５ＴＢを出力し、内部ビジー信号Ｉ　ＢＵＳＹ
に応じてビジー信号ＢＵＳＹ、チック信号ＡＣＫを出力
するタイミングコントロール回路２０３ｂとを含み、イ
ンタフェースＣＰＵ２００からの起動に応じて切換部２
０２をバイパス回路２０１側に切換え、カウンタ２０３
ａのキャリーアップに応じて切換部２０２を出力ボート
２０６偏に切換える。

切換部２０２はマルチプレクサで構成され、バイパスコ
ントローラ２０３の制御により、メインＣＰＵ２１０に
接続されたメインインタフェース２１１をバイパス回路
２０１又は出力ボート２０６に接続する。尚、この実施
例では、ホストインタフェースとしてセントロニクスイ
ンタフェース、ＣＰＵ２００．２１０間のインタフェー
スは双方向性の８ビツトパラレルインタフエースとして
いる。

第３図は本発明の一実施例処理フロー図、第４図は本発
明の一実施例受信データ説明図である。

第４図に示すように、ホスト１からキャラクタコード（
文字コード）とイメージデータが送信され、キャラクタ
コードは内部コマンド（内部コード）に変換し、イメー
ジデータは変換せずにメインＣＰＵ２１０に転送する。

イメージデータの先頭には、７バイトのイメージ開始コ
マンドが付与され、イメージ開始コマンドの３バイト目
から５バイト目がイメージデータバイト数を示し、これ
らは内部コマンドに変換されるものとする。

次に第３図（Ａ）のインタフェースＣＰＵの処理フロー
に沿って説明する。

■　インタフェースＣＰＵ２００は、ホストデータ受信
割込待ちの状態にある。

ホスト１は１バイトのデータ毎にデータストローブ信号
＊ＤＳＴＢを送信してくる。

データストローブ信号＊ＤＳＴＢは、インタフェースＣ
ＰＵ２００に割込み＊ＩＲＱとして入力される。

これとともに、データストローブ信号＊ＤＳＴＢによっ
てホストインタフェース１０１上の１バイトの受信デー
タがラッチ回路２０４でラッチされ、入力ボート２０５
に入力される。

インタフェースＣＰＵ２００は、入力ボート２０５から
受信データを読み込み、解析する。

■　インタフェースＣＰＵ２００は、受信データがイメ
ージ開始コマンドかを解析し、受信データがイメージ開
始コマンドでなければ（第４図では、キャラクタコード
）、第３図（Ｂ）の処理Ｂを行つＯ 即ち、インタフェースＣＰＵ２００は、受信データを内
部標準コマンドへ変換処理する。

次に、インタフェースＣＰＵ２００は、メインＣＰＵ２
１０の内部ビジー信号ＩＢＵＳＹがレディ状態になって
いるかを調べ、レディでない（即ちビジー）なら、レデ
ィ状態になるまで待つ。

インタフェースＣＰＵ２００は、メインＣＰＵ２１０の
内部ビジー信号ＩＢＵＳＹがレディ状態なら、出力ボー
ト２０６に変換した内部コマンドをセットし、マルチプ
レクサ２０２を介し内部コマンドをメインインタフェー
ス２１１に送出する。

これによって、メインＣＰＵ２１０は内部コマンドを受
け、例えば、内部コマンド（文字コード）に対応する文
字パターンを図示しないメモリから引き出し、ビットマ
ツプメモリに展開する。

■　次に、インタフェースＣＰＵ２００は、ホスト１へ
正常受信を示すアソク信号ＡＣＫを送出し、ステップ■
へ戻る。

■　一方、インタフェースＣＰＵ２００は、ステップ■
で受信データがイメージ開始コマンドなら、第３図（Ｂ
）の処理Ｂを実行し、係るコマンドをデータ変換し、メ
インＣＰＵ２１０へ転送する。

尚、イメージ開始コマンド中のイメージデータバイト数
も内部コマンド（内部データ）に変換される。

これにより、メインＣＰＵ２１０は、イメージデータ受
信処理に入る。

■　次に、インタフェースＣＰＵ２００は、イメージ開
始コマンドを全て受信したかを判定する。

イメージ開始コマンドは、前述の如く、７バイトなので
、−７バイトのイメージ開始コマンドを受信したかを判
定する。

イメージ開始コマンドの全てを受信していなければ、イ
ンタフェースＣＰＵ２００は、ホスト１ヘアツク信号Ａ
ＣＫを送出して、ステップ■に戻る。

■　インタフェースＣＰＵ２００は、イメージ開始コマ
ンドを全て受信したと判定すると、以降指定バイト数の
イメージデータが到来するので、イメージ開始コマンド
中のイメージデータバイト数の［１バイパスコントロー
ラ２０３のカウンタ２０３ａにセットする。

次に、インタフェースＣＰＵ２００は、バイパスコント
ローラ２０３を起動する。

これによって、バイパスコントローラ２０３は、マルチ
プレクサ２０２を出力ボート２０６側からバイパス回路
２０１側に切換える。

そして、バイパスコントローラ２０３のタイミングコン
トロール回路２０３ｂは、上位からデータストローブ信
号＊ＤＳＴＢを信号伝達回路２０７より受けると、カウ
ンタ２０３ａをアップカウントせしめ、信号伝達回路２
０８より内部ストローブ信号＊　Ｉ　ＳＴＢをメインＣ
ＰＵ２１０へ出力する。

これとともに、ホストインタフェース１０１上のイメー
ジデータは、データストローブ信号＊ＤＳＴＢによって
ランチ回路２０４にランチされ、バイパス回路２０１、
マルチプレクサ２０２を介しメインインタフェース２１
１上に乗り、メインＣＰＵ２１０に取り込まれる。

■　このようにして、ホスト１から１バイトづつイメー
ジデータが転送され、カウンタ２０３ａがカウントアツ
プする。

一方、インタフェースＣＰＵ２００は、カウンタ２０３
ａのキャリーアップ割込み待ちの状態にある。

ホストｌから指定バイト数イメージデータが転送される
と、イメージデータの転送バイト数をカウントするカウ
ンタ２０３ａがキャリーアンプとなり、キャリーアップ
割込み＊ＩＲＱをインタフェースＣＦｒＵ２００へ発す
る。

これによって、インタフェースＣＰＵ２００は、バイパ
スコントローラ２０３をリセットし、ホスト１ヘアツク
信号ＡＣＫを送出し、ステップ■へ戻る。

バイパスコントローラ２０３のリセットにより、マルチ
プレクサ２０２は、バイパス回路２０１側から出力ボー
ト２０６側に切換ねる。

このようにして、ホストインタフェース１０１からの受
信データの内、内部標準コマンドに変換の必要なキャラ
クタデータ等のデータはインタフェースＣＰＵ２００で
解析され、内部コマンドに変換され、メインＣＰＵ２１
０へ転送される。

又、インタフェースＣＰＵ２００は、変換の必要のない
イメージデータ等のデータの転送開始を検出すると、バ
イパスコントローラ２０３を起動し、マルチプレクサ２
０２をバイパス回路２０１側に切換えて、係る変換の必
要のないデータをバイパス回路２０１よりメインＣＰＵ
２１０へ転送する。

従って、コントローラ部分をインタフェースＣＰＵ２０
０とメインＣＰＵ２１０に分離して、基・本部分を変え
ず、各種のコマンド体系とプロトコルに対応できる利点
を持ちつつ、変換の必要のないデータの転送速度を向上
できる。

尚、メインＣＰＵ２１０は、受信した内部コマンド（文
字コード）、イメージデータを図示しないメモリに格納
した後に、文字コードは文字パターンに変換し、イメー
ジデータはそのままビットマツプメモリ　（図示せず）
に展開処理する。

そして、印刷制御部２２（第６図）を起動し、ビットマ
ツプメモリの内容を印刷せしめる。

（ｂｌ　　他の実施例の説明 第５図は本発明の他の実施例構成図である。

図中、第１図、第２図及び第６図で示したものと同一の
ものは同一の記号で示しである。

この実施例では、インタフェースＣＰＵ２００は図示し
ない操作パネルに接続され、操作パネルからの指示に応
じて動作し、且つメインＣＰＵ２１０にバイパス中止要
求を発するよう構成されている。

前述の如く、バイパス回路２０１でデータ転送中は、イ
ンタフェースＣＰＵ２００はバイパスコントローラ２０
３からのキャリーアップ割込み待ちの状態で処理が中断
し、メインＣＰＵ２１０はデータ受信中となり、その他
の処理は行わなくなる。

この状態で、もしホスト１が指定データの転送途中で中
断されると、２つのＣＰＵ２００．２１０はハングする
。

ホスト１の転送中断の原因としては、ホスト側の電源オ
フ、アプリケーションソフトのエラー等がある。

そこで、このハング状態を解除する必要がある。

例えば、プリンタでは、ホスト１からのデータ転送開始
後、データ転送が中断されると、いつまでたってもプリ
ンタの印刷出力がされないので、オペレータは何等かの
異常が生じたとして、操作パネルから解除要求を発する
。

インタフェースＣＰＵ２００は、このバイパス動作の中
断要求がなされると、メインＣＰＵ２１０に対しデータ
受信よりレベルの高い割込み要求（バイパス中止要求）
を発生させる。

メインＣＰＵ２１０は、この割込み要求が発生したなら
、直ちにバイパス回路による受信動作を中断する。

インタフェースＣＰＵ２００は、バイパスコントローラ
２０３をリセットし、通常のコマンドデータ受信に戻り
、メインＣＰＵ２１０は、インタフェースＣＰＵ２００
からのデータ待ちに戻る。

このようにして、バイパス回路２０１でデータ転送中に
データ転送が中断されても、２つのＣＰＵ２００，２１
０のハングアップを解除できる。

（Ｃ）　　別の実施例の説明 上述の実施例では、プリンタのコントローラを例に説明
したが、表示装置のコントローラ等地のコントローラに
も適用でき、インタフェースもセントロニクスインタフ
ェース等に限られない。

又、ホストからのデータをキャラクタデータ、イメージ
データとしたが他のデータであってもよく、切換部をバ
イパスコントローラが制御しているが、インタフェース
ＣＰＵが制御してもよい。

以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、インタフェースＣ
ＰＵとメインＣＰＵとを持つ構成において、バイパス回
路を設けて、データ変換の必要のない受信データはバイ
パス回路よりメインＣＰＵへ転送するので、コントロー
ラ部分をインタフェースＣＰＵとメインＣＰＵに分けた
利点を保持しつつ、データ変換の必要のない受信データ
の転送速度を向上できるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例処理フロー図、第４図は受信
データの説明図、 第５図は本発明の他の実施例構成図、 第６図は従来技術の説明図である。 図中、１−・−ホスト、 ２−・−プリンタ、 ２０−インタフェースコントローラ、 ２１−　メインコントローラ、 ２００・・−インタフェースＣＰＵ、 ２０１〜バイパス回路、 ２０２−切換部、 ２０３・・−バイパス制御部、 ・−メインＣＰＵ。

Claims (1)

1. 【特許請求の範囲】 受信した受信データを解析して内部データに変換するイ
   ンタフェースＣＰＵ（２００）と、該内部データを受け
   処理を行うメインＣＰＵ（２１０）とを有するデータ受
   信処理装置において、 該受信データを該インタフェースＣＰＵ（２００）を介
   さず該メインＣＰＵ（２１０）へ転送するためのバイパ
   ス回路（２０１）と、 該バイパス回路（２０１）の出力と該インタフェースＣ
   ＰＵ（２００）の出力を切換えて該メインＣＰＵ（２１
   ０）へ出力する切換部（２０２）と、 該バイパス回路（２０１）のデータ転送を制御するバイ
   パス制御部（２０３）とを設け、 該インタフェースＣＰＵ（２００）が受信データに応じ
   て、該バイパス制御部（２０３）を起動して、該切換部
   （２０２）を該バイパス回路（２０１）側に切換えて、
   該データ変換の必要ない受信データを該バイパス回路（
   ２０１）より該メインＣＰＵ（２１０）へ転送すること
   を 特徴とするデータ受信処理装置。