JPH03250241A - 複合プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、相異なった性質を持つ複数のプロセッサを有
する複合プロセッサシステムに関するものである。

［従来の技術］ 特公昭６３−１４５５６７号公報「超大型コンピュータ
」に記載されているような、並列プロセッサのプロセッ
サ要素を効率良く制御する技術が知られている。

この技術においては、全て同じ処理機能を持っている各
プロセッサ要素を効率良く制御することができる。

［発明が解決しようとする課題］ ところで、データ処理は一般に同しような処理のくりか
えしではない。

データ処理の局部性を解析すると１次の３つに分類でき
る。

１、処理方法、データ共不規則に変化し、特徴がないが
演算量はそれ程大きくないもの。

２、処理方法は、同じでデータが変化するもの。

３、処理方法、データ共不規則に変化するが、処理をあ
る大きさの区切りで分割すると、その分割単位では規則
性があるもの。

これらのデータ処理に適合するプロセッサは。

それぞれ、スカシ、ベクトル、並列プロセッサであり、
それぞれ、相異なる性質を有している。

データ処理の局部的な特徴に適合するプロセッサを混在
させ、複数種のプロセッサ系を制御する手段を実現させ
ることができれば現在の並列プロセッサの性能を飛躍的
に向上させた並列プロセッサシステムが実現でき、計算
処理そのものに全く新しい展望をもたらすであろう。

しかし、前記従来技術によっては、このような異なる性
質を有するプロセッサを効率良く制御することができな
い。

また、このような、並列プロセッサをシステムの１リソ
ースとして具備する系ではタスクスイッチングとアドレ
ッシングが、最も重要な技術課題であるが、前記従来技
術等の従来の技術においては十分な解決案は見出されて
いない。

そこで、本発明は、複数の性質の異るプロセッサから構
成されるシステムにおいて、並列プロセッサ部のような
プロセッサ内部に複数のデータ処理部を具備するリソー
スのタスクスイッチングを実現し、これによって、マル
チジョブ、マルチタスキング処理等において各プロセッ
サを効率良く制御できる複合プロセッサシステムを提供
することを目的とする６ ［課題を解決するための手段］ 前記目的達成のために、本発明は、主記憶と。

スカシプロセッサとベクトルプロセッサと複数のデータ
処理部を備えた並列プロセッサと、データ処理の性質に
応じて、その実行を各プロセッサに割り当てる処理管理
手段と、を有することを特徴とする複合プロセッサシス
テムを提供する。

なお、望ましくは、処理管理手段は、さらに各データ処
理部への割当も行う。

なお、前記並列プロセッサの各データ処理部は、ローカ
ルメモリを有することが望ましい。

また、並列プロセッサ専用の拡張記憶装置を備えること
も望ましい。

また、前記複合プロセッサシステムにおいては、いずれ
かのプロセッサが前記管理手段を備え、かつ、処理管理
手段は、各プロセッサのアドレス変換テーブルと記憶保
護機構を具備することが望ましい。

また、複合プロセッサシステムは、前記処理管理手段が
並列プロセッサの各データ処理部のプログラムカウンタ
の値を変更可能なハードウェアを有することをか望まし
い。

また、前記各プロセッサの各々に、スヌーピング機能を
有するバッファストレージを設けることも望ましい。

また、各プロセッサの状態を管理する状態管理手段を舖
え、前記処理管理手段は、データ処理の性質と各プロセ
ッサの状態とに応じて、その実行を各プロセッサに割り
当てるようにすることが望ましい。また、この場合は、
前記状態管理手段は、並列プロセッサ全体の状態と並列
プロセッサ内の各データ処理部の状態とで並列プロセッ
サについての状態を管理することが望ましい。

［作　用］ 本発明に係る複合プロセッサシステムによれば、処理管
理手段は、データ処理の性質に応じて、その実行を各プ
ロセッサに割り当てることにより、マルチジョブ、マル
チタスキング処理等において各プロセッサを効率良く制
御する。

また、状態管理手段を備えた場合は、さらに、前記処理
管理手段は、データ処理の性質と各プロセッサの状態と
に応じて、その実行を各プロセッサに割り当てることに
より、システム全体としての処理の効率を向上すること
ができる。

また、この場合、前記状態管理手段は、並列プロセッサ
全体の状態と並列プロセッサ内の各データ処理部の状態
とで並列プロセッサについての状態を管理することによ
り、処理管理手段は直接データ処理部における処理の実
行のレベルまで管理することができる。

また、いずれかのプロセッサが前記管理手段を備えるこ
とによりハードウェア構成の簡略化を図ることができ、
また、処理管理手段が、各プロセッサのアドレス変換テ
ーブルと記憶保護機構を具備することにより、タスクス
イッチを一元的に管理することができる。

また、複合プロセッサシステムは、前記処理管理手段が
並列プロセッサの各データ処理部のプログラムカウンタ
の値を着脱変更することにより、処理の割当の高速化等
が図れる。

（以下余白） ［実施例］ 以下、本発明に係る複合プロセッサシステムの一実施例
として、スカラ、ベクトル、複数のデータ処理部を有す
る並列プロセッサから成る複合プロセッサシステムを例
に取り説明する。

まず、本実施例の各プロセッサの制御方式について、説
明する。

一般に、データ処理は均一な処理のくりかえしではなく
局部的にスカラプロセッサに向く処理であったり、ベク
トルプロセッサ又は並列プロセッサに向いた処理であっ
たりする。

そこで１本実施例においては、データ処理を複数のセグ
メントに分け、各セグメントにそのセグメントを最も効
率的に実行するプロセッサの種類を示すタグを付加する
。

複合プロセッサシステムのプロセッサ管理部は、このタ
グと各プロセッサの状態を調べ、その時点で最も速く処
理を行うであろうプロセッサにセグメントの実行を指示
する。

しかし、並列プロセッサのタスクスイッチが不可能であ
るとすると上記の処理は成立しない。タスクスイッチが
不可の並列プロセッサシステムでは、並列プロセッサ部
を特別なリソースとして管理する必要があるが、この場
合、このようなシステムではジョブを高速にかつ並列的
に実行するのは困難である。

そこで、本実施例においては、前記データ処理の分配、
並列プロセッサのタスクスイッチの実現のために、下記
のソフトウェア、ハードウェア手段を用意する。

１、プログラムを論理的に分割し、分割した部分をセグ
メントという時、セグメント構造を生成できるために、
プログラム言語の中に［コンパイラデイレクティブＪと
してセグメント構造の範囲、セグメント内に記述されて
いるデータ処理の特性等を記述できるシンタックス、お
よびそのシンタックスを解読できるコンパイラ又はイン
タプリタ。

なお、ここでデータ処理の特性とは、データ参照関係が
プログラム実行時に決定されるような論理に対しては、
どのようなオブジェクトコード又は中間語を生成するの
かの指示、行列演算等で行列の次元数によって最も効率
良く処理する方法、プロセッサの種類が異る時これをど
のようなオブジェクト又は中間語に変換するかの指示等
をいう。

また、ここでオブジェクトコード、中間語にはプロセッ
サ種選択のための情報を含む。該情報はプロセッサで解
読処理が行われるのではなく、プロセッサシステムを制
御しているＯ８又は同等の機能を行うマイクロコード又
はマイクロプログラム又はハードウェアで解釈される。

２、複数の異種プロセッサシステムの各プロセッサの状
態を示す記憶部。該記憶部はレジスタ、フリップフロッ
プの類、又は、主記憶の特定領域である。

本実施例においては、プロセッサの状態とは、タスク実
行中、イベント待ち、タスクスイッチ中、アイドル中、
動作不可の５状態で表現される第１種状態表現と、１種
類のタスクを実行している単一状態、２種類以上のタス
クを実行している複合状態、タスク実行不可の動作不可
状態の３状態で表現される第２種状態表現の２種類をい
う。

スカシ、ベクトルプロセッサは第２種状態表現では単一
状態か動作不可状態のいずれかである。

単一状態の時、第１種状態表現はタスク実行中、イベン
ト待ち、タスクスイッチ中、アイドル中の４状態のいず
れかである。動作不可状態の時、第１種状態表現は動作
不可である。イベント待ちはいわゆる「割込要因保留中
」を含む。

並列プロセッサは第２種状態表現では単一状態、複合状
態、動作不可状態の３種の状態をとる。第１種状態表現
は適用されない。但し、並列プロセッサ部内の各データ
処理部には第１種状態が適用される。

２種類の状態表現で次の組合わせは禁止される。

ａ、単一、複合状態で全データ処理部が動作不可。

ｂ、動作不可状態でデータ処理部のいずれかが動作不可
でない。

Ｃ１複合状態で全タスクがタスクスイッチ中。

３、並列プロセッサ部のデータ処理部で実行しているタ
スクを識別する手段。これは前記第２種状態表現を実現
するために必須である。該手段はレジスタ又は主記憶上
の特定領域の格納した情報により実現される。

４、前記第１項で要請された条件と、第２，３項で示さ
れているプロセッサシステムの状況とによって、セグメ
ントを実行させるプロセッサを決定する手段。

なお、ここで「実行させる」にはセグメント実行留保を
含む。

この手段はＯ８のようなソフトウェアで実現しても良い
。この手段を以下、セグメント実行管理プログラムとい
う。

５、前記第４項の管理プログラムを優先的に実行するプ
ロセッサ。以下このプロセッサをマスタプロセッサとい
う。

以下の手段は、必須ではないがシステムの性能をを確保
するために必要なリソースである。

６、並列プロセッサ部内のデータ処理部の内容をタスク
スイッチ用の記憶部へ格納するための専用パス。データ
処理部の内容とは処理部内のレジスタ、プログラム状態
語、制御レジスタを含み、ストアイン方式のバッファス
トレイジ、ベクトルレジスタ、ローカルメモリ等のリソ
ースが具備されていればそれらを含む。

７、プログラムをコート化するコンパイラ、インタプリ
タにおいて、生成したセグメントを実行する（と仮定し
ている）プロセッサを論理プロセッサとして処理する手
段。即ち、論理プロセッサを実プロセツサに変換する手
段と実プロセツサから発生する割込例外処理を論理プロ
セッサに変換する手段。

８、並列プロセッサ内のデータ処理部においてローカル
メモリが十分具備できる時、ローカルメモリ領域を２以
上の領域に分割し、その各々をタスクに割当てる手段。

即ち、分割した領域に対する記憶保護キー又はリロケー
ションレジスタ上のアクセス制約ビットのようなプロテ
クタ、各領域で実行しているタスクの表示手段である。

９、セグメントの実行に２番目に適したプロセッサ用の
オブジェクトコード又は中間語を生成する機能を持つコ
ンパイラ又はインタプリタ。以下２番目に適するプロセ
ッサのことを代替プロセッサという。

１０、代替プロセッサ用コードの先頭アドレスを指示す
る手段。

以下、説明を簡略化するために１本実施例においては、 １、マスクプロセッサはスカラプロセッサである。

２、前節の第６〜９の手段を具備する。

３、コンパイラディレティブとして、次頁に示す表１の
デイレクティブ指示文を用意する（これらの文指示して
いる内容をコンパイラ等が自動生成してもよい）。

とする。

表　　１ コンパイラデイレクティブ文 項番　シンタックス　　　　　機　能 １　、　＄Ｓｅｇ＋ｍｅｎｔ（ｎａ＋ｎｅ、ｐｒｉｏｒ
ｉｔｙ−ｎｕｍｂｅｒ、ｐｒｏｃｅｓｓａｒ−ｎａｍｅ
、ａｌｔｅｒｎａｔｉｖｅ−ｐｒｏｃｅｓｓｏｒ−ｎａ
ｍｅ　）セグメントの始点、名称、実行優 先度、要求プロセッサ名称１伐替 プロセッサ名称を示す。

２　、　＄　Ｉｎｄｅｐｅｎｄｅｎｔ（Ｘ　、　Ｙ　）
配列Ｘ、Ｙ間のデータ参照関係に依存性がないことを 示す。

３　、　＄　Ｆｏｒｃｅ（ｐｒｏｃｅｓｓｏｒ−ｎａｍ
ｅ）／　＄　Ｆｏｒｃｅｅｎｄ２つの文間の実行文をプ
ロセッサ 名称で指定したプロセッサに適合 するオブジェクトコードに変換す る。

以下、本実施例の動作の概要について説明する。

まず、ユーザプログラムは、コンパイラ又はインタプリ
タの解析機能、あるいは前記コンパイラデイレクティブ
による指示によって複数のセグメントに分割される。

該セグメントにはその実行に適するプロセッサ種の名称
が付加される。これを以下タグという。

セグメンテーションは、ベクトルプロセッサ以外のプロ
セッサで行われ、セグメント化されたオブジェクトコー
ドは主記憶上に置かれる。

マスタプロセッサ上の管理プログラムは主記憶上のセグ
メント化されたオブジェクトコードのタグを読出し、次
いで複数のプロセッサの状態を示す記憶部を読出す。

タグ上の要求プロセッサが、スカラまたはベクトルプロ
セッサで、かつ、要求プロセッサの第１種状態表現がア
イドル中ならば、そのセグメントの先頭アドレスがプロ
セッサに送られ同時に該プロセッサに起動がかけられる
。

要求プロセッサの第】種状態表現がタスク実行中、イベ
ント待ち、又はタスクスイッチ中ならばそのセグメント
の実行を留保し、要求プロセッサの第１種状態表現がア
イドル中になった時点でそのセグメントの先頭アドレス
がプロセッサに送られ同時に該プロセッサに起動がかけ
られる。

ここで、留保とは他のタスクに属するセグメントの実行
判定を行う処理に移ることであるが、留保となった回数
があるしきい値よりも多い場合、そのセグメントが要求
しているプロセッサを他のタスクで使用しないように制
限をつける。

要求プロセッサの第１種状態表現が動作不可の場合は、
代替プロセッサについて同様の実行判定が行われる。但
し、ベクトルプロセッサを要求していて、代替としてス
カラプロセッサを要求する場合に限る。

また、タグ上の要求プロセッサが並列プロセッサの場合
で、かつ、並列プロセッサの第２種状態表現が単一状態
の場合は、並列プロセッサ部内のデータ処理部がタスク
実行中、アイドル中ならばタスクスイッチを行う。状態
はタスクスイッチ中に移行する。

そして、タスクスイッチが完了した後、データ処理部は
並列プロセッサを要求したセグメントの実行に割当てら
れる。

データ処理部がイベント待ち、タスクスイッチ中、動作
不可の場合は、データ処理部はそのタイミングでは割当
てが行われない。

データ処理部を、実行を要求しているセグメントに割当
てると、並列プロセッサは、単一状態でかつ全データ処
理部がアイドル中でない限り複合状態に移行する。

データ処理部を、実行を要求しているセグメントに割当
てられない時は、そのセグメントは実行留保になる。

要求プロセッサである並列プロセッサの第２種状態表現
が複合状態の場合、セグメントは実行留保になる。

動作不可の場合５代替プロセッサについてセグメント実
行判定が行われる。この場合並列プロセッサを要求して
いて、代替としてスカシ又はベクトルプロセッサを要求
する場合に限る。

ところで、並列プロセッサ部の前記データ処理部のタス
クスイッチは以下のように行われる。

まず、ローカルメモリ領域が、実行要求タスクが必要と
している領域より十分大きい時、ローカルメモリを２以
上の領域に分割し、各領域をタスクに割付ける。

この時、あるタスク処理で他のタスク領域を破壊しない
ようにプロテクタを作動させる。

すなわち、ある領域でタスクが実行されている時、セグ
メント実行管理プログラムからタスクスイッチ状態へ移
行指示が行われた時、データ処理部内のレジスタ、プロ
グラム状態語、制御レジスタ等の情報をローカルメモリ
へ退避した後、データ処理部内のペースレジスタの値を
他のタスクの領域用に書替え、プロテクタの情報を他の
タスク用に置換する。ここで他のタスクとはセグメント
実行管理管理プログラムへ実行を要求しているセグメン
トの属するタスクのことである。

ローカルメモリの領域が実行要求タスクの必要としてい
る領域より小さい時、データ処理部のレジスタ、プログ
ラム状態語、制御レジスタ等の情報は専用のパスを使っ
てタスクスイッチ用の記憶部へ書き出される。同様にデ
ータ処理部のストアイン方式のバッファストレイジある
いはローカルメモリも同様に専用のバスによってタスク
スイッチ用の記憶部へ書出される。タスクスイッチ用の
記憶部は主記憶の特定領域又は拡張記憶（Ｅｘｔｅｎｄ
ｅｄ　−５ｔｏｒａｇｅ　）のような高速の記憶媒体で
あることが望ましい。

しかし、このような高速の記憶媒体を用いても、多数の
データ処理部のタスクスイッチを行うと無視できない程
度の時間を要する。このような場合、管理プログラムに
よってデータ処理部のタスクスイッチ状態への移行タイ
ミングをずらして行うことにより、１〜ｉ番のデータ処
理部でタスク１の処理を（ｉ＋１）番のデータ処理部で
タスクスイッチ処理を、（ｉ＋２）番以降のデータ処理
部でタスク２の処理を行い、順次タスクを切り替える。

このようなタスク切替処理のパイプライン化咎スイッチ
ングパイプラインという。

並列プロセッサを要求しているセグメントが論理データ
処理部を意識して作成されたオブジェクトコードである
場合、スイッチングパイプライン制御は有効に作用する
。

以下、本発明に係る複合プロセッサシステムの一実施例
の詳細について説明する。

第１図に本実施例に係る複合プロセッサシステムの第１
の構成を示す。

図中、１はスカシプロセッサ、２はベクトルプロセッサ
、３は並列プロセッサ、４は記憶制御部、５は主記憶部
、６は拡張記憶である。

本構成において、前記マスタプロセッサはスカシプロセ
ッサである。

ベクトルプロセッサ、並列プロセッサに機能は、前記し
たように所定の場合は、スカシプロセッサがエミュレー
ション機能によって代行する。

前記コンパイラ又はインタプリタはスカシプロセッサ１
で実行される。

プロセッサの状態を示す記憶部は各プロセッサ内に具備
する。

並列プロセッサ３は、内部に複数のデータ処理部、を含
み、該データ処理部の状態を示す記憶部を含む。

コスト低減要求、又は、それ程高速のタスクスイッチが
要求されないならば、上記の記憶部を主記憶５上にとる
ようにしても良い。

セグメント実行管理プログラムは、マスタプロセッサで
実行される。該管理プログラムは論理／実プロセツサ変
換を行うが、この変換のために必要なテーブル類は主記
憶に設ける。

なお、前記セグメントの実行を割り当てるセグメント実
行管理プログラムは、並列プロセッサ内のデータ処理部
にローカルメモリが具備されていて、かつ、該ローカル
メモリを複数のタスクで分割使用する場合のローカルメ
モリのプロテクタ。

および、実行しているタスクの表示の制御をも行う。

また、前記代替プロセッサの割付けもセグメント実行管
理プログラムが行う。

パス１０．１１はスカシプロセッサ１がセグメント実行
管理プログラムを介してベクトルプロセッサ２．並列プ
ロセッサ３の状態を調べたり、起動又は強制終了指示を
行うパスである。

パス１２〜１４は、それぞれスカシ、ベクトル、並列プ
ロセッサがデータを主記憶５から読出したり又は書込む
ためのパスである。パス１５はベクトルプロセッサと並
列プロセッサの間で直接制御を行うためのパスである。

この直接制御の一例の概略を第１７図に示す。

図示するように、この直接制御の例では競合する処理を
避け、処理のスケデユーリングをを行うことを可能とし
ている。

このように、ベクトルプロセサと並列プロセッサは、同
時に並行して処理を実行するが、パス１５を介して、直
接制御を行うことにより、マスタプロセッサを介さずに
同期処理等を行うことができ、マスタプロセッサおよび
両プロセッサのセットアツプ処理、起動処理時間を減縮
することができる。

パス１６は並列プロセッサ３でタスクスイッチを行う時
使用する専用パスである。

なお、第１図に示した構成ではパス１６は記憶制御部４
に接続されているが、拡張記憶６をタスクスイッチ用専
用記憶に使用するならばパス１６を拡張記憶６に直結し
てもよい。

記憶制御部４と主記憶５間のパス１７は、主記憶のバン
ク構成に対応して設ける。

次に、第２図に本実施例に係る複合プロセッサシステム
の第２、第３の構成を示す。図中、第１図と同じ論理ユ
ニット、パスは同一番号が付して示し、その説明を省略
する。

第２図ａ中、７はススープ機能付のバッファストレイジ
、１９．２０はそれぞれアドレス、データバスである。

パス１７．１８はベクトルプロセッサ、並列プロセッサ
で発生した事象をスカシプロセッサに報告するパスであ
る。ここで事象とは終了割込の他にマシンチエツク割込
を含む。

第２図すに示した複合プロセッサシステムは、並列プロ
セッサの３のデータ処理部をスカシプロセッサ、または
、ベクトルプロセッサ、または、スカシプロセッサおよ
びベクトルプロセッサで構成したものである。

（以下余白） 次に、セグメント実行管理プログラムについて説明する
。

第５図にセグメント実行管理プログラムの構造を示す。

セグメント実行管理プログラムは、論理／実プロセッサ
変換部、記憶管理部、実プロセツサ起動部から構成され
る。

記憶管理部は、主記憶管理、ローカルメモリ管理、拡張
記憶管理より成る。なお、拡張記憶管理はオプションで
ある。

論理／実プロセツサ管理プログラムは、セグメント実行
待ちキューよりセグメントを選択し、これを実行する実
プロセツサを決定する。

この動作の概要を、第６図に示す。

図中、実プロセツサの状態が実行可ならばａ。

不可ならばｂのルートをとる。

実プロセツサがスカシ、又はベクトルプロセッサならば
その状態がアイドル中、並列プロセッサならば単一状態
の時「実行可」である。それ以外の第１．２種状態の時
は「実行不可」である。

プロセッサの状態が実行可の場合、そのプロセッサに対
応する、各プロセッサの状態を記憶する状態記憶部を実
行中にセットする。

プロセッサの状態が実行不可の場合、代替プロセッサの
状態を調べる。代替プロセッサの状態が実行可ならばそ
のプロセッサについての状態記憶部の情報を実行中にセ
ットする。この処理を図中ａエルートで示した。ルート
ａとａ工は異る処理であるがプロセッサ番号だけの相異
であるので省略して同じ処理で示した。

プロセッサの状態をセットした後、再度プロセッサの状
態を確認する。

次いで論理／実プロセツサの変換テーブルを作成しこれ
を主記憶上にストアする。

代替プロセッサも実行不可ならば、選択されたセグメン
トを待ちキューに戻す。

以上、論理／実プロセツサ変換が行われ、セグメントを
実行する実プロセツサが割当てられたら、その後、記憶
管理部が実行される。

記憶管理部は、主記憶とローカルメモリを別々に管理す
る。

実プロセツサがスカラ、ベクトルプロセッサの場合、ロ
ーカルメモリ管理を省略する。

第７図に主記憶管理プログラムの処理手順を示す。

図示するように、セグメントが初めて実行されるとき、
まず、主記憶の空き領域が調べられる。

そして、空き領域がない時には、そのセグメントは実行
できないので、プロセッサ状態記憶部の情報および論理
実プロセツサ変換テーブルをパージする。

また、論理実プロセツサ変換部でアサインされた実プロ
セツサは解放される。

空き領域が存在する時、セグメントのベースアドレスを
決定しくベースアドレスを空き領域の先頭番地に設定す
る）、このアドレスを主記憶上のテーブルに書込む。次
に、後述するＢレジスタ用のテーブルを主記憶上に確保
し、イニシャライズする。なお後述するように、Ｂレジ
スタにはローカルメモリ上のセグメントベースアドレス
が設定され、アドレス変換に用いられる。

なお、すでに主記憶上に確保された領域上でセグメント
実行要求が行われた場合は、主記憶管理の処理はスキッ
プされる。また、セグメントが主記憶確保を要求するか
否かはセグメントを生成するコンパイラ等の責任である
。

ところで、本実施例においては、セグメントを、より大
きな処理単位であるタスクにまとめ、さらにタスクを、
より大きな処理単位であるジョブにまとめ各処理を管理
する。

この場合、セグメントよりも、より大きな処理単位であ
るタスクの場合も第７図に示した処理と同様の処理が行
われる。但し、タスクの場合は第６図に示したプロセッ
サ割付処理はなく、また、変換テーブル等のパージは不
要である。

セグメント実行プロセッサが並列プロセッサの場合は、
さらに、ローカルメモリ管理プログラムにおいて、ロー
カルメモリの空き状態が調べられる。

第８図にローカルメモリ管理プログラムの概略を示す。

図示するように、ローカルメモリに空き領域が存在する
場合、図中、ルートａの方向が採られる。

空き領域が存在しない場合、並列プロセッサの状態を保
持している並列プロセッサ制御部（後述する第３図５０
）内にある状態記憶部が調べられ単一状態ならばＣルー
トをとり、複合状態ならばセグメント待ちキューに登録
して処理を終える。

なお、Ｃルートをとり、タスクスイッチ状態へ並列プロ
セッサ系を移行させた場合、並列プロセッサは単一状態
から複合状態へ移行し、二重にタスクスイッチ状態が発
生することはない。タスクスイッチ処理が完了すると、
ローカルメモリから追出されたタスクが占有していた領
域が空き領域となり、要求セグメントに割付けられる。

以後Ｃルートと合流し、空き領域の先頭アドレスをセグ
メントベースアドレスとし、データ処理ユニットの発生
する論理アドレスとローカルメモリの実セグメントベー
スアドレスとを対応づけた。

並列プロセッサのＢレジスタ用の、テーブルが作成され
る。即ちローカルメモリ領域をアサインする。

なお、ローカルメモリの空き領域が十分で、セグメント
が並列プロセッサを要求していて、並列プロセッサが単
一状態の場合、ローカルメモリ管理プログラムとしては
ａのルートをとり、タスクスイッチ状態へ移行しない。

しかし、前記論理／実プロセツサ変換部（第６図参照）
では、ルートＣをとり、Ｂレジスタを設定し、実行され
ているタスクを中断して、実プロセツサ起動部を介して
、実行要求セグメントを含むタスクをそのプロセッサ（
この場合並列プロセッサに限られる）に実行させる。

このときプロセッサの状態は単一→複合→単一のように
変化する。この場合、タスクスイッチ時間はローカルメ
モリ管理プログラムによる場合よりもはるかに短い。

ローカルメモリの容量がｎ個のタスク領域を収容できれ
ば、並列プロセッサ内においてｎ多重処理が擬似的に可
能である。擬似的とはある瞬間では活動しているタスク
は唯一であるためである。

並列プロセッサ系でセグメントを実行する実データ処理
部への割付は別のリソースが行う。

以上のように、実プロセツサ、主記憶、ローカルメモリ
が割当てられた後、セグメントの実行がそれらのリソー
スを対象に指示される。この指示を実プロセツサ起動部
が行う。該起動部のフローを第９図に示した。

図示するように、実プロセツサ起動部は、実行させるタ
スク番号と、実行させるセグメントの先頭アドレスを送
信する。

また、実プロセツサが並列プロセッサの場合には、先頭
アドレスの送信に先立ち、実行タスク番号と主記憶のジ
ョブベースアドレスおよびローカルメモリのタスクベー
スアドレスを対応づけた、Ａレジス用テーブルをＡレジ
スタに、先に作成したＢレジスタ用テーブルをＢレジス
タに、書き込む。

なお、本実施例においては、セグメントの先頭アドレス
領域に、起動された実プロセツサが初めに実行すべき命
令が格納されているものとする。

また、本実施例においては、先に一部触れたように、ジ
ョブおよびタスクの実行および管理は、セグメント実行
管理プログラムより上位の機能部が行うものとする、し
たがって、前記Ａレジスタ用テーブルの作成およびＡレ
ジスタの設定は、このより上位の機能部が、実プロセツ
サの起動に先立ち行うものである。

次に、並列プロセッサについて説明する。

第３図に、並列プロセッサの構成を示す。

図中１はマスクプロセッサを示し、３が並列プロセッサ
を示す。

並列プロセッサ制御部５０は並列プロセッサ内に１個だ
け存在し、複数のデータ処理部の状態を管理する。

データ処理部３０中、５４はローカルメモリ、５５はデ
ータ処理ユニットで、５６はオペランドアクセス用のア
ドレスを生成するオペランドアドレス生成部、５２．５
３はオペランドデータに関するアクセス動作論理部であ
る。また、５５はデ−タ処理ユニットであり、命令デコ
ード部１０６、命令アクセス用のアドレスを生成する命
令アドレス生成部１０７、演算［１３１、汎用レジスタ
３２を備えている。

データ処理部３０は並列プロセッサ３内に複数設けられ
ている。

第４図ａに、並列プロセッサのデータ処理部のオペラン
ドデータに関するアクセス動作論理部の構成を示す。

図中、５０は並列プロセッサ制御部、５４はローカルメ
モリ５５５はデータ処理ユニットである。

制御部５０は並列プロセッサ内に１個だけ存在し、複数
のデータ処理部の状態を管理する。

５１．５７．５８．５９．６０はレジスタ、５６はアド
レスアダー、６０はスイッチ回路である。５２．５３は
複数のレジスタより構成されるレジスタ群である３ 前述したように、本データ処理装置においては、セグメ
ントを、より大きな処理単位であるタスクにまとめ、さ
らにタスクを、より大きな処理単位であるジョブにまと
め各処理を管理する。

以下、その動作について説明する。

前述したように、まず、マスタプロセッサであるスカシ
プロセッサは、データ処理部起動に先立ち、パス１０を
介して並列プロセッサ制御部にＡレジスタ用テーブルの
内容を送る。この内容は、パス８２を通ってＡレジスタ
５２にセットされ、タスク番号とローカルメモリ上のタ
スクのベースアドレスおよび主記憶上のジョブベースア
ドレスとの変換テーブルが作成される。

また、同様にスカシプロセッサは、パス１０を介して並
列プロセッサ制御部にＢレジスタ用テーブルの内容を送
る。この内容は、パス８２を通ってＢレジスタ５３にセ
ットされ、論理アドレスととセグメントのローカルメモ
リ上のベースアドレスとの変換テーブルが作成される。

ここで、並列プロセッサのデータ処理部のアドレス付け
について説明する（第４図す参照）。

オペランドアドレス生成部で生成されるアドレスは、論
理アドレスであるから、これを主記憶とローカルメモリ
の実アドレスに変換する必要がある。

そこで、アドレス変換論理のハードウェア量を削減する
ため、主記憶はジョブ単位で、ローカルメモリはセグメ
ント単位でアドレスリロケーションを行う。

なお、本実施例において、データ処理ユニットおよびオ
ペランドアドレス生成部はタスク、ジョブを認識しない
。

また、タスクの番号の上位をジョブ識別に、下位をジョ
ブ単位に分類されたタスクにアサインする。

データ処理部内で発生した主記憶アクセスは、実行する
タスクにより定まるＡレジスタ５２の上位データである
主記憶５のジョブベースアドレスと、アドレスアダーが
発生した論理アドレスとより主記憶の実アドレスを構成
することにより行われる。

また、データ処理部内で発生したローカルメモリアクセ
スは、実行するタスクにより定まるのＡレジスタ５２の
下位データであるローカルメモリのタスクベースアドレ
スと、アドレスアダーが発生した論理アドレスの上位ア
ドレスを、Ｂレジスタ５３のＩビットを除く部分のデー
タによって変換したローカルメモリ５４のセグメントベ
ースアドレスと、論理アドレスの残りの下位アドレスに
よりローカルメモリの実アドレスを構成することにより
行う。

ここに、Ｂレジスタ５３の１ビツトは前記スカシプロセ
ッサの変換テーブルのセット時に設定されるもので、１
ビツト＝１１′はそのセグメントアドレスがローカルメ
モリ上にないことを示し、す。■ビットが′０′の時、
Ｂレジスタのセグメントアドレス部は、ローカルメモリ
上のそのセグメント領域が存在している実アドレスを示
す。

なお、第１０図に、オプションで拡張記憶が付加され、
並列プロセッサと拡張記憶の間にタスクスイッチ用の専
用パス１６が具備された場合の記憶領域の一つの割付方
法を示す。

並列プロセッサで行われる計算は、スカシ又はベクトル
プロセッサで行われるそれに比べると長大であるので、
並列プロセッサで実行されているタスクとそれ以外のプ
ロセッサで実行されるタスクは異っていても良いように
制御すべきである。

このような制御を実現し、かつ記憶制御をあまり複雑に
しないために、主記憶のページング等の外部記憶を用い
た仮想記憶と並列プロセッサ部のそれを分離するのが望
ましい。

そこで、これを実現するために必要な並列プロセッサ内
のローカルメモリと拡張記憶との間のセグメント単位の
ページングについて述べる。

図示するように、Ｂレジスタ５３にＥビットを追加し、
Ｅビットが１′の時セグメント空間がローカルメモリ上
に存在し、Ｃエレジスタが有効であり、０′の時、セグ
メント空間が拡張記憶上に存在し、Ｃ，レジスタが有効
であると定義する。

Ｂレジスタ５３のセグメントアドレス部はＣレジスタの
カラムアドレスを示すよう設定する。

ＣレジスタはＣ，、Ｃ２の２種類のレジスタがあり、そ
れぞれローカルメモリ上のセグメントアドレス、拡張記
憶上のアドレスを保持する。

これにより、データ処理ユニットよりの、論理アドレス
を、Ｂレジスタ、Ｅビットが有効を示すＣレジスタの順
に参照して実アドレスに変換する。

また、拡張記憶が並列プロセッサ系に一つだけ存在する
時には、拡張記憶空間を、さらにデータ処理部の番号に
よって区分するのが望ましい。この場合、データ処理部
の番号はＣ２レジスタ１０１のｐフィールド（第１０図
参照）に保持する。

なお、Ｃ□、Ｃ２レジスタは実在のレジスタでなくロー
カルメモリ上の表でもよい。

以上、Ａレジスタ、Ｂレジスタの設定が終了すると、前
述したように、マスクプロセッサは、データ処理部を以
下のように起動する。

マスタプロセッサ（第３図参照）は、バス１０を介して
並列プロセッサに起動すべき実データ処理部の番号、該
データ処理部で処理するタスク番号、すなわち、この場
合は、対応するジョブの主記憶上のベースアドレスおよ
びタスクのローカルメモリ上のベースアドレスを保持し
ているＡレジスタのレジスタ番号を送る。

これを受け、並列プロセッサ制御部５０は、目的データ
処理部にバス８０．８１を介して起動信号、Ａレジスタ
の番号を送る。レジスタ番号はレジスタ５１にセットさ
れる。

起動信号を受け、データ処理部３０は、主記憶またはロ
ーカルメモリをアクセスしながら処理を実行するが、こ
の主記憶またはローカルメモリのアクセスは、前述した
アドレス付けに従い、以下のように行われる。

オパランドアドレス生成部５６で生成されるアドレスは
論理アドレスである。アドレスの上位、下位アドレスは
それぞれバス８３．８４上に送り出される。上位アドレ
スはＢレジスタ５３によってアドレスリロケーションが
行われ、変換されたアドレスがレジスタ５７にセットさ
れる。下位アドレスはバス８４を通ってレジスタ５８に
セットされる。レジスタ５７．５８上のデータはセグメ
ント内のアドレスを示す。

レジスタ５１上のデータは、Ａレジスタ５２のレジスタ
番号を示し、Ａレジスタの下位データはローカルメモリ
上のタスクの先頭アドレスである。

Ａレジスタの下位アドレスはレジスタ５９にセットされ
、レジスタ５９．５７．５８でローカルメモリ上の実ア
ドレスを構成する。該実アドレスはバス８５上に送出さ
れる。

データ処理ユニットから送出されたストアデータは、ロ
ーカルメモリアクセスの場合バス８６上に送出される。

ローカルメモリを読出す命令の時はデータ処理ユニット
５５は、バス８８を介してスイッチング回路６０に作用
し、ローカルメモリの出力り、をバス８７上に送出する
。

データ処理ユニット５５から送出されたストアデータが
主記憶５へのアクセスの場合、バス８６は、バス１４に
接続された主記憶制御ユニット４ヘスドアデータが送出
される。一方データ処理ユニット２５からはバス８８上
に′０′信号を送出する。これはインバータ６１によっ
て反転させられ、パス８９上に送出される。パス８９上
の信号はパス１４上のデータ信号が有効であることを示
すコマンドである。

アドレスは、リロケーション変換されずにＡレジスタ、
Ｂレジスタを透過した、オペランドアドレス生成部が生
成したアドレスであるところのパス８５上の下位アドレ
スと、レジスタ６２上のジョブのベースアドレスを示す
上位アドレスから成り、パス９０上に送出される。すな
わち、主記憶アクセスの場合、タスクベースアドレス、
セグメントベースアドレスの変換は行わずに、オペラン
ドアドレス生成部８４の生成したアドレスとジョブベー
スアドレスより主記憶の実アドレスを構成する。主記憶
におけるジョブ内においては、そのアドレスとオペラン
ドアドレス生成部５６が生成する論理アドレスは等しい
と仮定しているからである。

主記憶を読比す命令の場合はパス１４上のデータは無意
味である。データ処理ユニット５５から主記憶５に対し
アクセスの種類と主記憶続出時に必要なシンク情報がパ
ス９１上に送られる。

このシンク情報を用いて、主記憶から読み出されたデー
タは実プロセツサに振り分けられるが。

その詳細については、従来の並列パイプライン型ベクト
ルプロセッサが採用している方式であるので、説明を省
略する。

データ処理ユニットがタスクスイッチ状態でかつローカ
ルメモリからタスクスイッチ用記憶部へデータを送出す
る指示をマスタプロセッサから受けたときは、ローカル
メモリ読出時と同様のアドレス生成が行われる。

ただし、パス８８上の信号値はｔ　Ｏｒ　となり、スイ
ッチング回路６０によって読出さｔたデータはパス１６
　（Ｓｔｏｒｅ）上に送出される。パス９１上のオーダ
は主記憶ストアが指示される。

ローカルメモリのタスク領域が、主記憶又はタスクスイ
ッチ用記憶部に書出された後、他のタスク領域が主記憶
又はタスクスイッチ用記憶部から読出され、ローカルメ
モリへ書込まれる。

すなわち、主記憶読出しの場合は、パス１４を経由して
ローカルメモリに書込み、タスクスイッチ用記憶部より
の読み呂しの場合は、専用パスパス１６　（ｆｅｔｃｈ
）経由にスイッチング回路６３を介してローカルメモリ
に書込まれる。

なお、スイッチング回路６０の制御は、与えられた命令
に含まれるアクセス先に応じてデータ処理部５５が行う
。また、タスクスイッチ処理を記述したプログラムはロ
ーカルメモリの特定のエリアに常駐させる。このプログ
ラムへの分岐は一種のタスク切替である。

次に、並列プロセッサのデータ処理部３０の命令デコー
ド部１０６と命令アドレス生成部１０７について説明す
る。

データ処理部はマスタプロセッサからのセグメントの実
行開始またはタスクスイッチを指示されると、プログラ
ムカウンタを書替え、生成した命令アドレスを主記憶又
はローカルメモリ（含拡張記憶）に送り、命令を取り込
みこれをデコードし処理を行うが、この命令の取り込み
、デコードをおこなうのが、命令デコード部と命令アド
レス生成である。

なお、本実施例においては、命令は先に述にたオペラン
ドデータと異なる論理空間に格納する。

したがって、命令の取り込みに関しては、第３図に示し
たアクセス動作論理は用いない。但し、命令とオペラン
ドデータを同じ論理空間に格納する場合は、ハードウェ
ア量の削減のために、第３図に示したアクセス動作論理
を共用するようにしても良い。なお、この場合は、オペ
ランドデータアクセスと、命令フェッチの競合を制御す
るプライオリティ論理が必要となる。

第１１図に、並列プロセッサのデータ処理部の命令デコ
ート部と命令アドレス生成部の構成を示す。

図１１において、パス１５０〜１５２はマスクプロセッ
サからのコマンド、オーダ、アドレスデータ線である。

マスタプロセッサがスカラプロセッサの場合、図１に示
したパス１１がパス１５０〜１５２に対応する。このパ
ス上でコマンド信号はアドレス、オーダ信号よりも１サ
イクル早く送呂されている。

パス１５０上のコマンド信号はラッチ１０５でラッチさ
れた後レジスタ１０６に作用し、パス１５１上のオーダ
信号を該レジスタにとりこむ。

オーダ信号が′１′の時生成したアドレスは主記憶へ送
出され、′０′の時ローカルメモリ側へ送出される。

パス１５０上に起動を指示するコマンドが送出された時
、アドレス加算器１０７の出力はパス１５２上のアドレ
スにセレクタ１０８によって置換えられ、プログラムカ
ウンタ１０９にセットされる。セグメントの実行開始ま
たはタスクスイッチの場合、パス１５２上には、前述し
たように。

実行すべきセグメントの先頭アドレスが送出されており
、データ処理部が最初に実行すべき命令が格納されてい
る。

該プログラムカウンタの出力はアドレス加算器１０７で
命令語長が格納されているレジスタ１１０の出力と加算
され命令アドレス列が順次作成されていく、生成された
命令アドレスはスイッチング回路１１１でレジスタ１０
６のオーダ情報に従ってそれぞれ主記憶、ローカルメモ
リへ送出される。

主記憶、ローカルメモリから読出された命令はパス１５
３．１５４を通る。再記憶を選択する信号はレジスタ１
１２を介してセレクタ１１３に作用し、読出されたデー
タをデコーダ１１４に送る。

デコーダ１１４は命令を解読して、データ処理部内のデ
ータ処理ユニットやオペランドアドレス生成部等の各リ
ソースにオーダ信号等をパス１５５を介して送る。

その後、デコーダがセグメントの終りを検出した時、パ
ス１６０上にレジスタ１０６をリセットする信号が送出
される。この信号によりマスクプロセッサの指示の終了
となる。

なお、データ処理部の第１種状態が変化する時、デコー
ダ１１４はパス１５６〜１５９上にそれぞれ、コマンド
、３種類のオーダ信号を送出する。

（以下余白） 次に、ここで、並列プロセッサのデータ処理部および並
列プロセッサを除くプロセッサが備える。

第１種状態を管理する第１種状態管理部について説明す
る。

第１３図は第１種状態管理部のブロック図である。

第１３図においてＡＮＤ回路３００の出力は後に説明す
る第１２図のトリガ２５０〜２’８０に相当するので、
ＡＮＤ回路の出力に同じ番号を付けた。レジスタ２００
〜２０４の値は第１２図の同番号の状態の時′１′で、
それ以外の時′０′である。レジスタ２００〜２０３の
出力はＡＮＤ回路３０１でパス２５０〜２８０上の信号
値とレジスタ２０４の出力の逆と論理積がとられ、レジ
スタ２００〜２０３のセット、リセット信号を生成する
。論理回路３０２はＯＲ回路である。

パス２９０上にマシンチエツク検呂信号が送出されると
、レジスタ２００〜２０３は無条件にリセットされ、レ
ジスタ２０４がＪｌ　にセットされる。レジスタ２０４
はパス２９１上にリセット信号が送出されない限り、リ
セットされない。

レジスタ２００〜２０４でプロセッサの第１種状態表現
を示す。

プロセッサが並列プロセッサの時、プロセッサ内のデー
タ処理部毎にレジスタ２００〜２０４が存在する。また
レジスタ３０３で現在実行しているタスクを識別する。

レジスタ３０３の値はタスク番号をあられすが、データ
処理部の状態がセグメント実行中又はイベント待ち以外
は無意味である。

レジスタ２００．２０１の出力はＯＲ回路３０７で論理
和がとら九る。ＯＲ回路３０７の出力′１′はレジスタ
３０３の内容が有意か否かを示し、セレクタ３０６に作
用する。レジスタ３０３の内容が有意の時、パス３５１
上にはタスク番号が、無意味の時１０１が送出される。

点線３５２以下は並列プロセッサ系のコントロール部（
第３図５０）のプライオリティ決定論理のブロック図で
ある。線３５３は各データ部を示す。

フリップフロップ３２０はデータ処理部がセグメントの
実行要求を受理できるか否かを示している６即ち、該フ
リップフロップの出力がｔ　Ｏｊの時受理可で、′１′
の時、受理不可である。マスタプロセッサからセグメン
ト実行要求がパス３７０に送出されると、ＡＮＤ回路３
２１でＯＲ回路３２２の出力と論理積がとられる。複数
のデータ処理部のうち一つでもセグメント実行可ならば
、パス３７１上の信号値は１１′である。パス３７上の
信号によって、プライオリティ回路３２３の出力が有効
になる。プライオリティ回路は値が′１′のフリップフ
ロップ３２０のどれか１つを選択し、その通し番号をパ
ス３７２上に出力する。この番号はデコーダ３２４でデ
コードされ、フリップフロップをセットする。パス３７
３は東線である。また、その通し番号はレジスタ３２５
にセットされ、これより、マスタプロセッサはセグメン
トを実行させるデータ処理部を決定する。

次に、並列プロセッサ内のデータ処理部の第２種状態を
管理する並列プロセッサ制御部３の第２種状態管理部に
ついて説明する。　第１４図にその構成を示す。

並列プロセッサ制御部は並列プロセッサ内のデータ処理
部の第１種状態表現を第２種状態表現に変換するため論
理部である。並列プロセッサ制御部の論理を簡単にする
ため前記変換はマスクプロセッサ内のプログラム又はマ
イクロプログラムが行うことにする。並列プロセッサ制
御部はそのプログラムが参照するデータ、状態を読比す
ための論理である。

第１４図において、各データ処理部で実行しているセグ
メントについて、パス４５０上に識別番号が、パス４５
１上に実プロセツサ番号がマスタプロセッサの論理／実
変換プログラムから送られて来る。各データ処理部で実
行しているセグメントの情報は、実プロセツサ番号に応
じてスイッチング回路４００によってふり分けられて、
レジスタ４０１にセットされる。

パス４５２，４５３，４５４はマスタプロセッサ側から
データ処理部のセグメント識別番号、アイドル状態か否
か、動作不可か否かを知るためのポイント信号を伝播さ
せるパスである。

データ処理部がアイドル状態又は動作不可状態の時セグ
メント識別番号は無意味である。データ処理部がアイド
ル状態か否かはレジスタ４０５の値が′１′か１０′か
によって示される。

データ処理部がマシンチエツク等の動作不可状態か否か
はレジスタ４０９の値が′１′か′ＯＩかによって示さ
れる０両レジスタの値はＯＲ回路４１２で論理積とられ
、パス４５７上にセグメント識別番号が有効か無効かを
示す信号が送出される。

全てのデータ処理部がアイドル状態か動作不可状態かを
示す信号はそれぞれＡＮＤ回路４０６゜４１０で生成さ
れ、パス４５８，４５９上に送出される。

この、パス４５８．４５９の信号を基に、マスクプロセ
ッサは、以下に示す第１７第２種状態表現変換プログラ
ムは並列プロセッサの第２種状態表現を決定する。

第１５図に、この第１／第２種状態表現変換プログラム
のフローを示す。

第１／第２種状態表現変換プログラムは、まずパス４５
９の信号値が１か否か、すなわち全てのデータ処理部が
動作不可状態か否かを調べる（ステップ１６０１）、そ
して、全てのデータ処理部が動作不可状態であれば、第
２種状態表現を動作不可と決定する（ステップ１．６０
２）。

パス４５９の信号値が１でなければ、パス４５８の信号
値が１か否か、すなわち全てのデータ処理部がアイドル
状態か否かを調べる（ステップ１６０３）、そして、全
てのデータ処理部がアイドル状態であれば、第２種状態
表現を単一状態と決定する（ステップ１６０４）。

パス４５８の信号値が１でなければ、順次、アイドル状
態でないデータ処理部を探しくステップ１６０５、１６
０６、１６０７＝　　１６０８゜１６０９．１６１ｏ、
１６１１）、　そ（７）データ処理部が実行しているセ
グメントを読み出しくステツブ１，６１２．１６１３）
、その後、他のアイドル状態でないデータ処理部を探し
くステップ１６１４、１６１５、１６１６、１６１７゜
１６１８）、そのデータ処理部が実行しているセグメン
トを読み出しくステップ１６２０）、先に探しだしたデ
ータ処理部が実行しているセグメントと同じセグメント
を実行しているか否か調べ（ステップ１６２１）、異な
るセグメントを実行している場合は、第２種状態表現は
複合状態と判断する（ステップ１６２４）。

先に探しだしたデータ処理部が実行しているセグメント
と同じセグメントを実行している場合は、さらに、先に
探しだしたデータ処理部が実行しているセグメントと異
なるセグメントを実行しているデータ処理部を最大数ま
で（ステップ１６２２）探し、異なるセグメントを実行
しているデータ処理部が存在しない場合には、第２種状
態表現は単一状態と判断する（ステップ１６２５）。

次に、第１種状態表現における状態遷移について説明す
る。

第１２図にこの状態遷移図を示す。

図中、２００はセグメント実行中、２０１はイベント持
ち、２０２はタスクスイッチ中、２０３はアイドリング
、２０４は動作不可状態である。

また、各状態を遷移させるトリガを実線および点線によ
る矢印で示した。

トリガの番号２５０は、第１３図パス３７０上の信号で
、マスタプロセッサで実行されるタスク起動ルーチンに
よって、マスタプロセッサよりデータ処理部に送られる
コマンド、２５１は第１１図パス１５０上の一信号であ
り、マスタプロセッサで実行されるタスク切り替えルー
チンによって、マスタプロセッサよりデータ処理部に送
られる、内部状態退避または回復を指示するコマンド等
を想定しており、２６０はマスタプロセッサで実行され
るタスク起動ルーチンによって起動された命令（通常第
１番メツセージの命令）によって、第１１図パス１５６
．１５７上の信号がセットされる条件を想定しており、
２６１はデータ処理部で実行される命令ストリームの終
端にある命令によって第１３図バス１５６．１５８上に
送出されてくる信号によるものを想定している。

２７０は外部要因又は割込によるもの、２８０はプロセ
ッサ内のリソースからの完了信号によるもの、２９０は
マシンチエツク信号によることを示す。

以上のように、本実施例によれば、スカシ、ベクトル、
並列プロセッサから構成される複合プロセッサ系で、ジ
ョブをセグメント単位に分割し、該セグメントを最も効
率良く処理するプロセッサに割当てることができる。

また、この機能によって、複数の性質の異るジョブを数
多く処理しなければならない場合各プロセッサを高い効
率で稼動させることができ、ジョブスループットを向上
させうる。

また、プロセッサのハードウェア量は、並列プロセッサ
〉ベクトルプロセッサ〉スカシプロセッサの順であって
、各プロセッサを高い効率で稼動させることにより「少
い物量で高処理能力」の計算機を実現できる。

さらに、本実施例によれば、並列プロセッサの処理を中
断させ、他タスクの処理を実行させることができるので
並列プロセッサをバックグラウンド処理リソースとして
とり扱うことができる。また並列プロセッサのタスクス
イッチング用ストレージとして拡張記憶のような大容量
補助記憶を用いることができるので、ローカルメモリを
比較的小さく構成でき、コスト低減が可能である。

また、本実施例よればセグメント実行要求プロセッサ内
を複数種類設定できる。これによって第１候補のプロセ
ッサがビジー又は動作不可の場合、第２候補のプロセッ
サで実行が可能である。この機能で処理−効率向上と信
頼性の向上が期待できる。

［発明の効果］ 以上のように、本発明によれば、複数の性質の異るプロ
セッサから構成されるシステムにおいて、並列プロセッ
サ部のようなプロセッサ内部に複数のデータ処理部を具
備するリソースのタスクスイッチングを実現し、これに
よって、マルチジョブ、マルチタスキング処理等におい
て各プロセッサを効率良く制御できる複合プロセッサシ
ステムを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る複合プロセッサシステ
ムの構成を示すブロック図、第２図は本発明の一実施例
に係る複合プロセッサシステムの他の構成を示すブロッ
ク図、第３図は並列プロセッサの構成を示すブロック図
、第４図は並列プロセッサのオペランドアクセス動作論
理の構成を示すブロック図、第５図はセグメント管理プ
ログラムの処理手順を示すフロー図、第６図は論理／実
プロセツサ変換部の処理手順を示すフロー図、第７図は
主記憶管理部の処理手順を示すフロー図、第８図はロー
カルメモリ管理部の処理手順を示すフロー図、第９図は
実プロセツサ起動部の処理手順を示すフロー図、第１０
図は拡張記憶追加時のアドレス付けを示す説明図、第１
１図は並列プロセッサ部のデータ処理部の命令デコーダ
部の構成を示すブロック図、第１２図はプロセッサの第
１種状態表現による状態遷移図、第１３図はプロセッサ
状態管理論理部の構成を示すブロック図、第１４図は並
列プロセッサの第２種状態管理部の構成を示すブロック
図、第１５図は第１／第２種状態表現変換プログラムの
処理手順を示すフロー図、第１６図はプロセッサ間の同
期処理を示す説明図である。 １・・・スカラプロセッサ、２・・・ベクトルプロセッ
サ、３・・・並列プロセッサ、５・・・主記憶、５０・
・・並列プロセッサ制御部５０．３０・・・データ処理
部、５４・・・ローカルメモリ、５５・・・データ処理
ユニット、５６・・・オペランド用アドレス生成部、５
２゜５３・・・アクセス動作論理部、５５はデータ処理
ユニット、１０６・・・命令デコード部、１０７・・・
命令アドレス生成部である。

Claims (1)

1. 【特許請求の範囲】 １、主記憶と、スカラプロセッサとベクトルプロセッサ
   と複数のデータ処理部を備えた並列プロセッサと、デー
   タ処理の性質に応じて、その実行を各プロセッサに割り
   当てる処理管理手段と、を有することを特徴とする複合
   プロセッサシステム。 ２、前記並列プロセッサの各データ処理部は、ローカル
   メモリを有することを特徴とする請求項１記載の複合プ
   ロセッサシステム。 ３、並列プロセッサ専用の拡張記憶装置を備えたことを
   特徴とする請求項１または２記載の複合プロセッサシス
   テム。 ４、請求項１、２または３記載の複合プロセッサシステ
   ムであって、いずれかのプロセッサが前記管理手段を備
   え、かつ、処理管理手段は、各プロセッサのアドレス変
   換テーブルと記憶保護機構を具備することを特徴とする
   複合プロセッサシステム。 ５、請求項１、２、３または４記載の複合プロセッサシ
   ステムであって、 各プロセッサの状態を管理する状態管理手段を備え、前
   記処理管理手段は、データ処理の性質と各プロセッサの
   状態とに応じて、その実行を各プロセッサに割り当てる
   ことを有することを特徴とする複合プロセッサシステム
   。 ６、請求項５記載の複合プロセッサシステムであって、
   前記状態管理手段は、並列プロセッサ全体の状態と並列
   プロセッサ内の各データ処理部の状態とで並列プロセッ
   サについての状態を管理することを特徴とする複合プロ
   セッサシステム。 ７、請求項１、２、３、４、５または６記載の複合プロ
   セッサシステムであって、 前記処理管理手段が並列プロセッサの各データ処理部の
   プログラムカウンタの値を変更可能なハードウェアを有
   することを特徴とする複合プロセッサシステム。 ８、請求項１、２、３、４、５、６または７記載の複合
   プロセッサシステムであって、 前記各プロセッサの各々に、スヌーピング機能を有する
   バッファストレージを設けたことを特徴とする複合プロ
   セッサシステム。