JPH0325029B2 - - Google Patents
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- JPH0325029B2 JPH0325029B2 JP60063431A JP6343185A JPH0325029B2 JP H0325029 B2 JPH0325029 B2 JP H0325029B2 JP 60063431 A JP60063431 A JP 60063431A JP 6343185 A JP6343185 A JP 6343185A JP H0325029 B2 JPH0325029 B2 JP H0325029B2
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- 239000004065 semiconductor Substances 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims 7
- 239000010408 film Substances 0.000 claims 3
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000001451 molecular beam epitaxy Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000002255 vaccination Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は新規な構造を有する超高速半導体素子
に係わるものである。
に係わるものである。
新しい超高速素子として、第１図に示す如く、
半導体結晶中に櫛状の金属層を埋め込んだパーミ
アブル・ベース・トランジスタが提案され試作さ
れている（シー・オー・ボズラー，ジー・デー・
アレイ（C.O.Bozler and G.D.Alley）；アイ・イ
ー・イー・イー トランズアクシヨン エレクト
ロン デバイス（IEEE Trans.Electorn
Devices）、ED−27 1128（1980））。図において
５はベース領域、１はコレクタ、２はメタルベー
ス、３はエミツタ、６は裏面金属電極である。こ
の種のものは電子の走行距離が非常に短いために
高速化に有利な素子であるが、埋め込み金属２の
線幅のバラツキがトランジスタの動作電圧に大き
な影響を与えるため、いわゆる閾値制御がむずか
しいという欠点がある。そこでクレーマー
（Kroemer）によつて、この金属層を制御電極と
してではなく、バイポーラトランジスタのベース
層用埋め込み配線として利用することが、提案さ
れている。（エイチ クレーマー（H.
Kroemer）；ジヤーナル オブ バキユウムサイ
エンス アンド テクノロジー（J.Vac.Sci.
Technol.）BI、126（1983））。バイポーラトラン
ジスタの場合にはｐ−ｎ接合のビルトイン・ポテ
ンシヤルで閾値電圧は決るので、配線の線幅のバ
ラツキはほとんど影響を及ぼさない。金属膜の抵
抗は半導体に比して低いので、ベース幅を狭くし
てもベース抵抗を低く保てるため、高速化が可能
である。しかしながら、このような素子を実現す
る手段はGaAsを用いたパーミアブルベーストラ
ンジスタの例が知られている程度であり、クレー
マー（Kroemer）の提案を実現できる方法は開
発されていない。これを実現する方法として、シ
リコンとシリサイドの組合せが提案された。しか
し、この方法では半導体と金属とのヘテロエピタ
キシーを用いるために、作製条件の精密な制御が
必要である。この方法では温度等に制約があるた
め、作製を容易にするためには金属のかわりに伝
導度の高い半導体を使うことが望ましい。しかし
通常の半導体では所望の伝導度はえられない状況
にあつた。
半導体結晶中に櫛状の金属層を埋め込んだパーミ
アブル・ベース・トランジスタが提案され試作さ
れている（シー・オー・ボズラー，ジー・デー・
アレイ（C.O.Bozler and G.D.Alley）；アイ・イ
ー・イー・イー トランズアクシヨン エレクト
ロン デバイス（IEEE Trans.Electorn
Devices）、ED−27 1128（1980））。図において
５はベース領域、１はコレクタ、２はメタルベー
ス、３はエミツタ、６は裏面金属電極である。こ
の種のものは電子の走行距離が非常に短いために
高速化に有利な素子であるが、埋め込み金属２の
線幅のバラツキがトランジスタの動作電圧に大き
な影響を与えるため、いわゆる閾値制御がむずか
しいという欠点がある。そこでクレーマー
（Kroemer）によつて、この金属層を制御電極と
してではなく、バイポーラトランジスタのベース
層用埋め込み配線として利用することが、提案さ
れている。（エイチ クレーマー（H.
Kroemer）；ジヤーナル オブ バキユウムサイ
エンス アンド テクノロジー（J.Vac.Sci.
Technol.）BI、126（1983））。バイポーラトラン
ジスタの場合にはｐ−ｎ接合のビルトイン・ポテ
ンシヤルで閾値電圧は決るので、配線の線幅のバ
ラツキはほとんど影響を及ぼさない。金属膜の抵
抗は半導体に比して低いので、ベース幅を狭くし
てもベース抵抗を低く保てるため、高速化が可能
である。しかしながら、このような素子を実現す
る手段はGaAsを用いたパーミアブルベーストラ
ンジスタの例が知られている程度であり、クレー
マー（Kroemer）の提案を実現できる方法は開
発されていない。これを実現する方法として、シ
リコンとシリサイドの組合せが提案された。しか
し、この方法では半導体と金属とのヘテロエピタ
キシーを用いるために、作製条件の精密な制御が
必要である。この方法では温度等に制約があるた
め、作製を容易にするためには金属のかわりに伝
導度の高い半導体を使うことが望ましい。しかし
通常の半導体では所望の伝導度はえられない状況
にあつた。
本発明は、不純物を超格子様にドープするいわ
ゆる不純物超格子のうち、ｎ形ないしはｐ形層の
濃度が他方の濃度よりも１桁以上大きい場合には
バルク結晶よりも大きい伝導度を有することが判
明したのでこの不純物含有層の多層膜をベース電
極用材料とすることにより新規な超高速素子を実
現できる。
ゆる不純物超格子のうち、ｎ形ないしはｐ形層の
濃度が他方の濃度よりも１桁以上大きい場合には
バルク結晶よりも大きい伝導度を有することが判
明したのでこの不純物含有層の多層膜をベース電
極用材料とすることにより新規な超高速素子を実
現できる。
本発明の目的は、ベース部に接して、所定の不
純物含有層を多層に有する半導体積層体を高伝導
度層として埋め込み型で形成し、ベース抵抗を大
幅に低減させ、もつて高速特性に優れたトランジ
スタを提供することにある。
純物含有層を多層に有する半導体積層体を高伝導
度層として埋め込み型で形成し、ベース抵抗を大
幅に低減させ、もつて高速特性に優れたトランジ
スタを提供することにある。
本発明の基本的発想は次の通りである。第２図
に示す如く高濃度のｐ型半導体層１１と低濃度ｎ
型半導体層１２を交互に含むように作製した半導
体多層膜では、正孔が二次元ガス的に狭い層に閉
じ込められるために、高キヤリア濃度であるにも
かかわらず高い移動度を実現できることを見い出
した。従つてこの半導体多層膜の伝導度はバルク
よりも高くすることが可能である。特に、各層の
膜厚を10Å〜1000Å、より好ましくは50Å〜500
Åに設定すると最も伝導度を高くすることができ
る。高濃度と低濃度の不純物濃度の差は１桁以上
必要である。高濃度層は1017cm-3以上含有する層
のことを称することとする。その上限は特に制限
はないが、通常1019cm-3程度が限界であろう。こ
の多層膜は単一の半導体材料でも実現できるた
め、ヘテロ接合作製に伴う格子不整合や相互拡散
等による結晶成長の困難さを回避することができ
る特徴を有する。従つて、この半導体膜に加工を
施しても比較的容易にその上へさらにエピタキシ
ヤル成長を実施できるため、埋め込み構成が作成
可能である。本発明は、かかる特徴をバイポーラ
トランジスタに応用し、高速性能を向上させるも
のである。すなわち、通常の構成のnpnトランジ
スタにおいて、ベース領域であるｐ層の上に選択
的成長あるいは均一成長後の部分エツチングによ
り、櫛上あるいは格子上状に上述の半導体多層膜
を形成してベース抵抗を低減せしめることができ
るのである。
に示す如く高濃度のｐ型半導体層１１と低濃度ｎ
型半導体層１２を交互に含むように作製した半導
体多層膜では、正孔が二次元ガス的に狭い層に閉
じ込められるために、高キヤリア濃度であるにも
かかわらず高い移動度を実現できることを見い出
した。従つてこの半導体多層膜の伝導度はバルク
よりも高くすることが可能である。特に、各層の
膜厚を10Å〜1000Å、より好ましくは50Å〜500
Åに設定すると最も伝導度を高くすることができ
る。高濃度と低濃度の不純物濃度の差は１桁以上
必要である。高濃度層は1017cm-3以上含有する層
のことを称することとする。その上限は特に制限
はないが、通常1019cm-3程度が限界であろう。こ
の多層膜は単一の半導体材料でも実現できるた
め、ヘテロ接合作製に伴う格子不整合や相互拡散
等による結晶成長の困難さを回避することができ
る特徴を有する。従つて、この半導体膜に加工を
施しても比較的容易にその上へさらにエピタキシ
ヤル成長を実施できるため、埋め込み構成が作成
可能である。本発明は、かかる特徴をバイポーラ
トランジスタに応用し、高速性能を向上させるも
のである。すなわち、通常の構成のnpnトランジ
スタにおいて、ベース領域であるｐ層の上に選択
的成長あるいは均一成長後の部分エツチングによ
り、櫛上あるいは格子上状に上述の半導体多層膜
を形成してベース抵抗を低減せしめることができ
るのである。
なお、第３図は前述の半導体多層積層体の積層
方向断面でのエネルギー・バンド構造を示してい
る。図で７は伝導帯の下端、８は価電子帯の上端
を示している。１５は正孔を示している。
方向断面でのエネルギー・バンド構造を示してい
る。図で７は伝導帯の下端、８は価電子帯の上端
を示している。１５は正孔を示している。
以下、本発明の実施例を第４図を参酌して説明
する。
する。
実施例 １
まず、化学洗浄を行つた、Si100基板２１を分
子線エピタキシー装置へ導入し、超高真空下で、
熱処理により、Si清浄表面を作成する（第４図
ａ）なお、分子線エピタキシー装置とは、到達真
空度が10-9Torr以下であり、蒸発源としておの
おのの独立の複数個の分子線ないし原子線の発生
源を有する蒸着装置の一種である。本実施例で用
いた分子線エピタキシー装置は、到達真空度が、
５×10-11Torrで、蒸発源として、Si、Gaおよび
Sb用にそれぞれ別個の分子線源を有するもので
ある。
子線エピタキシー装置へ導入し、超高真空下で、
熱処理により、Si清浄表面を作成する（第４図
ａ）なお、分子線エピタキシー装置とは、到達真
空度が10-9Torr以下であり、蒸発源としておの
おのの独立の複数個の分子線ないし原子線の発生
源を有する蒸着装置の一種である。本実施例で用
いた分子線エピタキシー装置は、到達真空度が、
５×10-11Torrで、蒸発源として、Si、Gaおよび
Sb用にそれぞれ別個の分子線源を有するもので
ある。
次に表面を清浄化したSi基板の温度を約700℃
に設定し、温度が一定になつた時点からSi層２２
の成長を開始する。この際、導電型がｎ型になる
ように、Sbを同時に分子線源より供給するが、
これは、ＰやAsであつてもかまわない。あるい
はイオン化した不純物であつてもよい。このｎ型
の濃度は1018cm-3程度である。膜厚が1μｍに達し
たところでSb分子線源の温度を低下し、濃度1016
cm-3、幅0.3μｍのｎ型層を成長した後Sbのシヤツ
ターを閉じ、Ga分子線源のシヤツターを開き、
ベース領域となるｐ型層２３を成長する。この
際、GaのかわりにＢ分子線あるいはイオン線を
用いてもよい。このｐ型層の濃度は1018cm-3程度
であり、0.2μｍの厚成長させた後、Ga分子線源
のシヤツターを閉じる。
に設定し、温度が一定になつた時点からSi層２２
の成長を開始する。この際、導電型がｎ型になる
ように、Sbを同時に分子線源より供給するが、
これは、ＰやAsであつてもかまわない。あるい
はイオン化した不純物であつてもよい。このｎ型
の濃度は1018cm-3程度である。膜厚が1μｍに達し
たところでSb分子線源の温度を低下し、濃度1016
cm-3、幅0.3μｍのｎ型層を成長した後Sbのシヤツ
ターを閉じ、Ga分子線源のシヤツターを開き、
ベース領域となるｐ型層２３を成長する。この
際、GaのかわりにＢ分子線あるいはイオン線を
用いてもよい。このｐ型層の濃度は1018cm-3程度
であり、0.2μｍの厚成長させた後、Ga分子線源
のシヤツターを閉じる。
次に試料をMBE装置より取出した後、熱酸化
法にてSiO2膜２４を約2300Å厚形成する（第４
図ｂ）。このSiO2膜に通常のホトリソグラフイ法
にて櫛状に加工する。SiO2膜を除去する領域を
0.4μｍ以下にする場合には電子線描画法を用いる
（第４図ｃ）。SiO2膜を櫛状に加工し、更に試料
を十分洗滌した後、再びせMBE装置内に導入し、
800℃に加熱清浄化した後、SiのMBE成長を開始
する。この際、基板温度を700℃でGaを１×1018
cm-3含むｐ型層を300Å成長させ、更にその上に
Sbを１×1016cm-3含むｎ型層を300Å成長させる。
この操作を５回繰返し半導体積層体を形成する
（第４図ｄ）。こうして形成した半導体積層体の各
層は、分子線エピタキシヤル法に依つており、各
層不純物プロフアイルは成長温度で決まる熱拡散
程度以上の統計的分布は有さない。再び、こうし
て準備した基体をMBE装置からとり出し、SiO2
膜およびその上に堆積したポリシリコン層３２と
エツチオフし、不純物多層膜を有するSiエピ層３
１を櫛状に残した構造にする（第４図ｅ）。試料
を洗滌した後、再度基体をMBE装置内に導入し、
加熱清浄化した後、再び基板温度約650℃でｐ型
半導体層２５を100Å程度成長させる。このｐ型
半導体層は必ずしも必要ではないが、この上に成
長させるｎ型半導体層２６と多層半導体層３１と
の間に十分障壁が形成できるようにするためのも
のである。
法にてSiO2膜２４を約2300Å厚形成する（第４
図ｂ）。このSiO2膜に通常のホトリソグラフイ法
にて櫛状に加工する。SiO2膜を除去する領域を
0.4μｍ以下にする場合には電子線描画法を用いる
（第４図ｃ）。SiO2膜を櫛状に加工し、更に試料
を十分洗滌した後、再びせMBE装置内に導入し、
800℃に加熱清浄化した後、SiのMBE成長を開始
する。この際、基板温度を700℃でGaを１×1018
cm-3含むｐ型層を300Å成長させ、更にその上に
Sbを１×1016cm-3含むｎ型層を300Å成長させる。
この操作を５回繰返し半導体積層体を形成する
（第４図ｄ）。こうして形成した半導体積層体の各
層は、分子線エピタキシヤル法に依つており、各
層不純物プロフアイルは成長温度で決まる熱拡散
程度以上の統計的分布は有さない。再び、こうし
て準備した基体をMBE装置からとり出し、SiO2
膜およびその上に堆積したポリシリコン層３２と
エツチオフし、不純物多層膜を有するSiエピ層３
１を櫛状に残した構造にする（第４図ｅ）。試料
を洗滌した後、再度基体をMBE装置内に導入し、
加熱清浄化した後、再び基板温度約650℃でｐ型
半導体層２５を100Å程度成長させる。このｐ型
半導体層は必ずしも必要ではないが、この上に成
長させるｎ型半導体層２６と多層半導体層３１と
の間に十分障壁が形成できるようにするためのも
のである。
次にドーパントGaからSbに切りかえ、エミツ
タ層となるべきｎ型半導体層２６を形成する（第
４図ｆ）。この時の不純物濃度は５×1019cm-3、
膜厚は0.2μｍである。こうして準備した半導体基
体を、MBE装置より取出した後、通常のバイポ
ーラトランジスタと同様のプロセスにより、素子
分離、電極形成を行い、素子作製が完了する。第
４図ｇはこれまでの第４図ａ〜ｆに示された断面
とは直角方向の断面を示している。３０は絶縁
層、２７はエミツタ、２８はベース電極、２９は
コレクタ電極を示している。この時ベース電極２
８は当該半導体積層体３１に接して設けられる。
タ層となるべきｎ型半導体層２６を形成する（第
４図ｆ）。この時の不純物濃度は５×1019cm-3、
膜厚は0.2μｍである。こうして準備した半導体基
体を、MBE装置より取出した後、通常のバイポ
ーラトランジスタと同様のプロセスにより、素子
分離、電極形成を行い、素子作製が完了する。第
４図ｇはこれまでの第４図ａ〜ｆに示された断面
とは直角方向の断面を示している。３０は絶縁
層、２７はエミツタ、２８はベース電極、２９は
コレクタ電極を示している。この時ベース電極２
８は当該半導体積層体３１に接して設けられる。
このようにして作製されたバイポーラトランジ
スタは前述の不純物多層膜を除いて他はすべて同
じ構造を有する従来型のバイポーラトランジスタ
に較べて、ベース抵抗はほぼ1/3となり、しや断
周波数は1.5倍となり高速性能の向上がみられた。
スタは前述の不純物多層膜を除いて他はすべて同
じ構造を有する従来型のバイポーラトランジスタ
に較べて、ベース抵抗はほぼ1/3となり、しや断
周波数は1.5倍となり高速性能の向上がみられた。
なお、電極の形状は櫛形であることは本質では
なく、開口部を有すればどのような形状でもよ
く、種々変形が可能である。
なく、開口部を有すればどのような形状でもよ
く、種々変形が可能である。
本発明により、シリコンバイポーラトランジス
タにおいて、ベース層厚を薄くした場合に生ずる
ベース抵抗の増大を防げ、その結果、トランジス
タ特性の特に高速性に２倍以上の改善がみられ
る。
タにおいて、ベース層厚を薄くした場合に生ずる
ベース抵抗の増大を防げ、その結果、トランジス
タ特性の特に高速性に２倍以上の改善がみられ
る。
第１図はパーミアブルベーストランジスタの断
面図、第２図は不純物多層膜の構造を示す断面
図、第３図はそのバンド構造を示す図、第４図は
本発明の半導体装置の作製工程と完成後の装置を
示す断面図である。 １：コレクタ領域、２：メタルグリツド電極、
３：エミツタ電極、１１：ｐ形層、１２：ｎ形
層、１５：正孔、２１：シリコン基板、２２：コ
レクタ領域（ｎ形層）、２３：ベース層（ｐ形）、
２４：SiO2膜、２５：ｐ形層、２６：エミツタ
領域（ｎ形層）、２７：エミツタ電極、２８：ベ
ース電極、２９：コレクタ電極、３１：不純物多
層膜、３２：ポリシリコン不純物多層膜。
面図、第２図は不純物多層膜の構造を示す断面
図、第３図はそのバンド構造を示す図、第４図は
本発明の半導体装置の作製工程と完成後の装置を
示す断面図である。 １：コレクタ領域、２：メタルグリツド電極、
３：エミツタ電極、１１：ｐ形層、１２：ｎ形
層、１５：正孔、２１：シリコン基板、２２：コ
レクタ領域（ｎ形層）、２３：ベース層（ｐ形）、
２４：SiO2膜、２５：ｐ形層、２６：エミツタ
領域（ｎ形層）、２７：エミツタ電極、２８：ベ
ース電極、２９：コレクタ電極、３１：不純物多
層膜、３２：ポリシリコン不純物多層膜。
Claims (1)
- 【特許請求の範囲】 １ エミツタ領域、ベース領域およびコレクタ領
域が順次積層して設けられ、該ベース領域に接し
て互いに反対導電型を有する半導体薄膜を積層し
た半導体多層膜を配し、該半導体多層膜に接して
ベース電極を形成した半導体装置であつて、且前
記反対導電型を有する両半導体薄膜の不純物濃度
は１桁以上の濃度差を有し、当該半導体薄膜の膜
厚は10Å〜1000Åなることを特徴とする半導体装
置。 ２ 前記互いに反対導電型を有する半導体薄膜に
おける高濃度に不純物を含有する薄膜がｎ導電型
なることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３ 前記互いに反対導電型を有する半導体薄膜に
おける高濃度に不純物を含有する薄膜がｐ導電型
なることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ４ 前記半導体多層膜は櫛状ないしは格子状に加
工され前記ベース領域に接して設けられているこ
とを特徴とする特許請求の範囲第１項〜第３項の
いずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063431A JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
| US06/839,349 US4785340A (en) | 1985-03-29 | 1986-03-13 | Semiconductor device having doping multilayer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063431A JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224365A JPS61224365A (ja) | 1986-10-06 |
| JPH0325029B2 true JPH0325029B2 (ja) | 1991-04-04 |
Family
ID=13229077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063431A Granted JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224365A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611056B2 (ja) * | 1985-12-03 | 1994-02-09 | 富士通株式会社 | 高速半導体装置 |
-
1985
- 1985-03-29 JP JP60063431A patent/JPS61224365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224365A (ja) | 1986-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |