JPH03250351A - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JPH03250351A JPH03250351A JP2048539A JP4853990A JPH03250351A JP H03250351 A JPH03250351 A JP H03250351A JP 2048539 A JP2048539 A JP 2048539A JP 4853990 A JP4853990 A JP 4853990A JP H03250351 A JPH03250351 A JP H03250351A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- computer
- data
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 208000035541 Device inversion Diseases 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、コンピュータと、このコンピュータを共有す
る複数の入出力装置とを含むコンピュータ装置に関し、
入出力装置のそれぞれにアドレス信号とその反転信号と
をデータとしてコンビュコタに返送する回路を備え、コ
ンピュータで、入出力装置から返送されたデータより選
択された入出力装置の正当性を判定し、制御出力を生じ
ることにより、誤って他の入出力装置にデータが出力さ
れないようにしたものである。
る複数の入出力装置とを含むコンピュータ装置に関し、
入出力装置のそれぞれにアドレス信号とその反転信号と
をデータとしてコンビュコタに返送する回路を備え、コ
ンピュータで、入出力装置から返送されたデータより選
択された入出力装置の正当性を判定し、制御出力を生じ
ることにより、誤って他の入出力装置にデータが出力さ
れないようにしたものである。
〈従来の技術〉
第５図はこの種のコンピュータ装置のブロック図を示す
図で、１はコンピュータ、２１〜２ｎは複数ｎの入出力
装置である。入出力装置２１〜２ｎのそれぞれは、パス
ライン３を介してコンピュータ１に共通に接続されてお
り、コンビ二−タ１からアドレス、データ及びコントロ
ールの各信号が与えられて、データ読み出し及び書き込
みの動作が行なわれる。
図で、１はコンピュータ、２１〜２ｎは複数ｎの入出力
装置である。入出力装置２１〜２ｎのそれぞれは、パス
ライン３を介してコンピュータ１に共通に接続されてお
り、コンビ二−タ１からアドレス、データ及びコントロ
ールの各信号が与えられて、データ読み出し及び書き込
みの動作が行なわれる。
〈発明が解決しようとする課題〉
しかしながら、第５図に示す構成では、本来、選択され
るべきであった入出力装置を誤り、異なる入出力装置に
データが与えわらでしまうような異常状態を防止するこ
とがてきない。
るべきであった入出力装置を誤り、異なる入出力装置に
データが与えわらでしまうような異常状態を防止するこ
とがてきない。
そこで、本発明の課題は、誤って他の入出力装置にデー
タが出力されないようにしたコンピュータ装置を提供す
ることである。
タが出力されないようにしたコンピュータ装置を提供す
ることである。
〈課題を解決するための手段〉
上述する課題解決のため、本発明は、コンピュータと、
このコンピュータを共有する複数の入出力装置とを含む
コンピュータ装置であって、 前記入出力装置のそれぞれは、前記コンピュータから与
えられた自己のアドレス信号とその反転信号とを、デー
タとして、前記コンピュータに返送する回路を有してお
り、 前記コンピュータは、前記入出力装置から返送されたデ
ータより、選択された入出力装置の正当性を判定して制
御出力を生じること を特徴とする。
このコンピュータを共有する複数の入出力装置とを含む
コンピュータ装置であって、 前記入出力装置のそれぞれは、前記コンピュータから与
えられた自己のアドレス信号とその反転信号とを、デー
タとして、前記コンピュータに返送する回路を有してお
り、 前記コンピュータは、前記入出力装置から返送されたデ
ータより、選択された入出力装置の正当性を判定して制
御出力を生じること を特徴とする。
く作用〉
入出力装置のそれぞれは、コンピュータから与えられた
アドレス信号とその反転信号とを、データとして、コン
ピュータに返送する。コンピュータは、入出力装置に供
給したデータと、返送されてくるデータとを照合し、自
己の指定した入出力装置と、選択された入出力装置とを
識別することができる。
アドレス信号とその反転信号とを、データとして、コン
ピュータに返送する。コンピュータは、入出力装置に供
給したデータと、返送されてくるデータとを照合し、自
己の指定した入出力装置と、選択された入出力装置とを
識別することができる。
自己の指定したアドレスと、返送されてくるデータとが
異なる場合は、制御出力を生しない。
異なる場合は、制御出力を生しない。
従って、誤った入出力装置の選択により、誤ったデータ
が出力されることがなくなる。
が出力されることがなくなる。
〈実施例〉
第１図は本発明に係るコンピュータ装置の要部における
構成を概念的に示すブロック図である。
構成を概念的に示すブロック図である。
この例では、複数ｎ備えられる入出力装置２１〜２ｎの
うちの、入出力装置２１を代表的に示しである。他の図
示されない入出力装置２２〜２ｎ（第５図参照）も、同
様の構成となる。入出力装置２１は、本来の入出力回路
２１１の他に、コンピュータ１ （以下ＣＰＵＩと称す
る）から与えられたアドレス信号とその反転信号とを、
データとして、ＣＰＵ１に返送する回路を有している。
うちの、入出力装置２１を代表的に示しである。他の図
示されない入出力装置２２〜２ｎ（第５図参照）も、同
様の構成となる。入出力装置２１は、本来の入出力回路
２１１の他に、コンピュータ１ （以下ＣＰＵＩと称す
る）から与えられたアドレス信号とその反転信号とを、
データとして、ＣＰＵ１に返送する回路を有している。
この回路は、返送回路２１２．２１３、比較回路２１４
及びデコーダ２１５等を備えて構成されている。
及びデコーダ２１５等を備えて構成されている。
返送回路２１２．２１３はパスライン診断用として備え
られている。返送回路２１２．２１３はパスライン３か
らライン３１を通して入出力装置を指定するデバイスア
ドレス信号が供給されている。返送回路２１２．２１３
の出力は、ライン３３を経由してパスライン３に導かれ
、パスライン３からＣＰＵＩに入力される。返送回路２
１２の出力はデバイスアドレス信号であり、返送回路２
１３の出力はデバイスアドレス信号の反転データとして
与えられる。返送回路２１２．２１３にはデコーダ２１
７から入力デバイス選択信号Ｃ１及びＣ８がそれぞれ与
えられている。
られている。返送回路２１２．２１３はパスライン３か
らライン３１を通して入出力装置を指定するデバイスア
ドレス信号が供給されている。返送回路２１２．２１３
の出力は、ライン３３を経由してパスライン３に導かれ
、パスライン３からＣＰＵＩに入力される。返送回路２
１２の出力はデバイスアドレス信号であり、返送回路２
１３の出力はデバイスアドレス信号の反転データとして
与えられる。返送回路２１２．２１３にはデコーダ２１
７から入力デバイス選択信号Ｃ１及びＣ８がそれぞれ与
えられている。
比較回路２１４はパスライン３を介して得られたデバイ
スアドレス信号の上位ビットと、入出力装置２１自体が
有するユニット番号とを比較し、その結果をデコーダ２
１５に供給する。この出力指示は、ＣＰＵＩによる入出
力装置２１の選択または非選択を意味する。
スアドレス信号の上位ビットと、入出力装置２１自体が
有するユニット番号とを比較し、その結果をデコーダ２
１５に供給する。この出力指示は、ＣＰＵＩによる入出
力装置２１の選択または非選択を意味する。
デコーダ２１５は、比較回路２１４から与えられたデー
タと、パスライン３を介して得られたアドレス信号の下
位ビット及びコントロール信号を解読して、人力デバイ
ス選択信号Ｃ１〜Ｃ８を出力する。人力デバイス選択信
号Ｃ１及びＣ８が返送回路２１２．２１３に供給される
ことは前述した通りである。また、デコーダ２１５は人
力データ取込信号０２〜Ｃ７及び出力デバイス出力タイ
ミング信号ＤＩ〜Ｄ８を入出力回路２１１に与える。
タと、パスライン３を介して得られたアドレス信号の下
位ビット及びコントロール信号を解読して、人力デバイ
ス選択信号Ｃ１〜Ｃ８を出力する。人力デバイス選択信
号Ｃ１及びＣ８が返送回路２１２．２１３に供給される
ことは前述した通りである。また、デコーダ２１５は人
力データ取込信号０２〜Ｃ７及び出力デバイス出力タイ
ミング信号ＤＩ〜Ｄ８を入出力回路２１１に与える。
第２図は入出力装置２１〜２ｎのＩ１０マツプの例を示
す図で、前述の人力デバイス選択信号Ｃ３及びＣ８は、
第２図中に示されたデバイスアドレス（Ｃ８）及びデバ
イス反転アドレス（Ｃ８）に対応し、出力デバイス出力
タイミング信号り、〜Ｄ８は出力データ１〜６に対応し
ている。入出力装置２１〜２ｎにおけるフォーマットは
、第２図のＩ１０マツプに従って構成される。第３図に
入出力装置２１のフォーマットの１例を示し、第４図に
入出力装置２２のフォーマットの１例を示している。第
３図において、上位ビット［１１１１００００］は入出
力装置２１を指示する符号、次の［００００１］は入出
力装置２１を選択する符号であり、最下位の［０００］
または［１１１］は人力デバイス選択信号ＣＩ または
Ｃ６にそれぞれ対応している。返送される符号は、ユニ
ット番号と人力デバイス選択信号ｃ１及びＣａである。
す図で、前述の人力デバイス選択信号Ｃ３及びＣ８は、
第２図中に示されたデバイスアドレス（Ｃ８）及びデバ
イス反転アドレス（Ｃ８）に対応し、出力デバイス出力
タイミング信号り、〜Ｄ８は出力データ１〜６に対応し
ている。入出力装置２１〜２ｎにおけるフォーマットは
、第２図のＩ１０マツプに従って構成される。第３図に
入出力装置２１のフォーマットの１例を示し、第４図に
入出力装置２２のフォーマットの１例を示している。第
３図において、上位ビット［１１１１００００］は入出
力装置２１を指示する符号、次の［００００１］は入出
力装置２１を選択する符号であり、最下位の［０００］
または［１１１］は人力デバイス選択信号ＣＩ または
Ｃ６にそれぞれ対応している。返送される符号は、ユニ
ット番号と人力デバイス選択信号ｃ１及びＣａである。
人力デバイス選択信号Ｃ６は人力デバイス選択信号Ｃ１
の反転符号となる。
の反転符号となる。
！４図に示すフォマットも同様であるが、符号構成が第
３図の場合と異なり、［０００１０］となっている。従
って、返送されるデータから入出力装置２１または２２
の別を判定することができる。図示は省略したが、他の
入出力装置２３〜２ｎも同様のフォーマットとなる。
３図の場合と異なり、［０００１０］となっている。従
って、返送されるデータから入出力装置２１または２２
の別を判定することができる。図示は省略したが、他の
入出力装置２３〜２ｎも同様のフォーマットとなる。
ＣＰＵ １から入出力装置２１に信号が与えられた場合
、入出力装置２１は、比較回路２１４において自己のユ
ニット番号メＦＯＯ８〜メＦＯＯＦの上位ビットを、Ｃ
ＰＵＩから与えられた信号中のアドレス符号の上位ビッ
トと比較し、一致したときにデコーダ２１５が有効とな
る。
、入出力装置２１は、比較回路２１４において自己のユ
ニット番号メＦＯＯ８〜メＦＯＯＦの上位ビットを、Ｃ
ＰＵＩから与えられた信号中のアドレス符号の上位ビッ
トと比較し、一致したときにデコーダ２１５が有効とな
る。
デコーダ２１５は、比較回路２１４から許可が与えられ
ると、パスライン３からライン３１を経て供給されたデ
バイスアドレス信号の下位ビット及びライン３２を経て
供給されたコントロール信号とより、入力デバイス選択
信号０１〜Ｃ８または出力タイミング信号り、−Ｄ、ｌ
を出力する。入力デバイス選択信号Ｃ３〜Ｃ８または出
力タイミング信号Ｄ１〜Ｄ６は返送回路２１２．２１３
及び入出力回路２１１に供給される。
ると、パスライン３からライン３１を経て供給されたデ
バイスアドレス信号の下位ビット及びライン３２を経て
供給されたコントロール信号とより、入力デバイス選択
信号０１〜Ｃ８または出力タイミング信号り、−Ｄ、ｌ
を出力する。入力デバイス選択信号Ｃ３〜Ｃ８または出
力タイミング信号Ｄ１〜Ｄ６は返送回路２１２．２１３
及び入出力回路２１１に供給される。
返送回路２１２は、パスライン３からライン３１を経由
して供給されたアドレスと、デコーダ２１５から与えら
れる入力デバイス選択信号ＣＩとより、［００００１］
を、ライン３３及びパスライン３を介して、ＣＰＵＩに
返送する。返送回路２１３は、パスライン３からライン
３・１を経由して供給されたアドレスと、デコーダ２１
５から与えられる入力データ取込信号Ｃ２とより、［０
０００１０００］の反転符号を、ライン３３及びパスラ
イン３を介して、ＣＰＵＩに返送する。
して供給されたアドレスと、デコーダ２１５から与えら
れる入力デバイス選択信号ＣＩとより、［００００１］
を、ライン３３及びパスライン３を介して、ＣＰＵＩに
返送する。返送回路２１３は、パスライン３からライン
３・１を経由して供給されたアドレスと、デコーダ２１
５から与えられる入力データ取込信号Ｃ２とより、［０
０００１０００］の反転符号を、ライン３３及びパスラ
イン３を介して、ＣＰＵＩに返送する。
ＣＰＵＩは、入出力装置２１のデバイスＣ１を指定する
アドレスを読み出し、返送されてくるデータと照合し、
自己の指定したアドレスと実際に選択された入出力装置
２１とを識別すると共に、入出力装置２１のデバイスＣ
６を指定するアドレスを読み出し、返送されてくるデー
タを反転して照合し、自己の指定したアドレスと実際に
選択された入出力装置２１とを識別する。そして、それ
が正当であるときは、制御出力を入出力装置２１の入出
力回路２１１に供給する。この場合、入力データ取込信
号０２〜Ｃ２及び出力データの出力タイミング信号Ｄ１
〜Ｄ６も出力される。
アドレスを読み出し、返送されてくるデータと照合し、
自己の指定したアドレスと実際に選択された入出力装置
２１とを識別すると共に、入出力装置２１のデバイスＣ
６を指定するアドレスを読み出し、返送されてくるデー
タを反転して照合し、自己の指定したアドレスと実際に
選択された入出力装置２１とを識別する。そして、それ
が正当であるときは、制御出力を入出力装置２１の入出
力回路２１１に供給する。この場合、入力データ取込信
号０２〜Ｃ２及び出力データの出力タイミング信号Ｄ１
〜Ｄ６も出力される。
自己の指定したアドレスと返送されてくるアドレスとが
異なる場合は、ＣＰＵＩは制御出力を生じない。従って
、誤った入出力装置の選択により誤ったデータが出力さ
れることがなくなる。例えば、入出力装置２１のデバイ
スＣＩを指定したのに、返送データが入出力装置２２の
デバイスＣ１を示す［０００１００００］であるときは
、自己の指定したアドレスと返送されたアドレスとが異
なると判定し、制御出力を生じない。
異なる場合は、ＣＰＵＩは制御出力を生じない。従って
、誤った入出力装置の選択により誤ったデータが出力さ
れることがなくなる。例えば、入出力装置２１のデバイ
スＣＩを指定したのに、返送データが入出力装置２２の
デバイスＣ１を示す［０００１００００］であるときは
、自己の指定したアドレスと返送されたアドレスとが異
なると判定し、制御出力を生じない。
他の入出力装置２３〜２ｎにおいても、同様の作用か行
なわれる。
なわれる。
〈発明の効果〉
以上述へたように、コンピュータと、このコンピュータ
を共有する複数の入出力装置とを含むコンピュータ装置
であって、入出力装置のそれぞれは、コンピュータから
与えられた自己のアドレス信号とその反転信号とを、デ
ータとして、コンピュータに返送する回路を有しており
、コンピュータは、入出力装置から返送されたデータよ
り、選択された入出力装置の正当性を判定して制御出力
を生じるようになっているので、誤って他の入出力装置
にデータが出力されないようにしたコンピュータ装置を
提供できる。
を共有する複数の入出力装置とを含むコンピュータ装置
であって、入出力装置のそれぞれは、コンピュータから
与えられた自己のアドレス信号とその反転信号とを、デ
ータとして、コンピュータに返送する回路を有しており
、コンピュータは、入出力装置から返送されたデータよ
り、選択された入出力装置の正当性を判定して制御出力
を生じるようになっているので、誤って他の入出力装置
にデータが出力されないようにしたコンピュータ装置を
提供できる。
第１図は本発明に係るコンピュータ装置の要部の構成を
示すブロック図、第２図はＩ ／ ｏマツプを示す図、
第３図及び第４図は入出力装置におけるフォーマツＩ・
を示す図、第５図は従来の一般的なコンピュータ装置の
構成を示す図である。 １・・・コンピュータ ２１〜２ｎ・・・入出力装置 ２１１・・・入出力回路 ２１２．２１３・・・返送回路 第 図 第 ３ 図 第 図 メＦＯＩ７ Ｌ回西西鎮１（コ 第 図
示すブロック図、第２図はＩ ／ ｏマツプを示す図、
第３図及び第４図は入出力装置におけるフォーマツＩ・
を示す図、第５図は従来の一般的なコンピュータ装置の
構成を示す図である。 １・・・コンピュータ ２１〜２ｎ・・・入出力装置 ２１１・・・入出力回路 ２１２．２１３・・・返送回路 第 図 第 ３ 図 第 図 メＦＯＩ７ Ｌ回西西鎮１（コ 第 図
Claims (1)
- （１）コンピュータと、このコンピュータを共有する複
数の入出力装置とを含むコンピュータ装置であって、 前記入出力装置のそれぞれは、前記コンピュータから与
えられた自己のアドレス信号とその反転信号とを、デー
タとして、前記コンピュータに返送する回路を有してお
り、 前記コンピュータは、前記入出力装置から返送されたデ
ータより、選択された入出力装置の正当性を判定して制
御出力を生じること を特徴とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048539A JPH03250351A (ja) | 1990-02-28 | 1990-02-28 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048539A JPH03250351A (ja) | 1990-02-28 | 1990-02-28 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250351A true JPH03250351A (ja) | 1991-11-08 |
Family
ID=12806174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048539A Pending JPH03250351A (ja) | 1990-02-28 | 1990-02-28 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250351A (ja) |
-
1990
- 1990-02-28 JP JP2048539A patent/JPH03250351A/ja active Pending
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