JPH03250628A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03250628A JPH03250628A JP2045389A JP4538990A JPH03250628A JP H03250628 A JPH03250628 A JP H03250628A JP 2045389 A JP2045389 A JP 2045389A JP 4538990 A JP4538990 A JP 4538990A JP H03250628 A JPH03250628 A JP H03250628A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- base
- interconnection
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は半導体装置、特に、その突起電極の電極下地に
関する。
関する。
フリップチップ方式やテープキャリア方式などの接続方
式において、半導体チップとセラミック基板や樹脂基板
などの配線基板などとのボンディングに、その接続端子
として突起電極が使用される。
式において、半導体チップとセラミック基板や樹脂基板
などの配線基板などとのボンディングに、その接続端子
として突起電極が使用される。
当該突起電極の形成プロセスの一例は、内部配線を形成
したウェハに、電気絶縁膜を被債し、ホトレジスト技術
でＩＥｆ！ｊＬ用窓を開孔し、多層金属で電極下地を形
成し、七の［ｆｆｌ下地の上に、ハンダバンプなとより
なる突起電極を形成する。
したウェハに、電気絶縁膜を被債し、ホトレジスト技術
でＩＥｆ！ｊＬ用窓を開孔し、多層金属で電極下地を形
成し、七の［ｆｆｌ下地の上に、ハンダバンプなとより
なる突起電極を形成する。
この突起電極を有するチップは、コンドロールドコラッ
プス・ボンディング（ＣＣＢ ）として知られている。
プス・ボンディング（ＣＣＢ ）として知られている。
丁なわち、この突起！ｆｆｌの形成に際しては、電極下
地を介在させて設置するようになっており、一般に、前
述のように当該電極下地には多層金属が用いられている
。
地を介在させて設置するようになっており、一般に、前
述のように当該電極下地には多層金属が用いられている
。
このバンプの下地金ｍｌｉ（ＢＬＭ）には各種の組合せ
が使用されてし・る。Ｃｒ／Ｃｕ／Ａｕ。
が使用されてし・る。Ｃｒ／Ｃｕ／Ａｕ。
Ｔ ｉ ／Ｃｕ ／Ａ ｕなどの組合せが例示される。
尚、突起＊極やその電極下地につ（・て述べた文献の例
としては、（株）工業調査会１９８０年１月１５日発行
ｒＩＣ化実装技術Ｊ ｐｉ ７５及びｐ８４が挙げられ
る。
としては、（株）工業調査会１９８０年１月１５日発行
ｒＩＣ化実装技術Ｊ ｐｉ ７５及びｐ８４が挙げられ
る。
しかるに、従来の多層金属による電極下地例えばＣｒ
／ Ｃｕ ／ Ａ ｕよりなる電極下地では、そのＢＬ
Ｍの最下層のＣｒ膜は、前述型気絶ｌ＃膜および内部配
線と接して、当該内部配線とＣｕ、Ａｕ。
／ Ｃｕ ／ Ａ ｕよりなる電極下地では、そのＢＬ
Ｍの最下層のＣｒ膜は、前述型気絶ｌ＃膜および内部配
線と接して、当該内部配線とＣｕ、Ａｕ。
ハンダバンプとの間の拡散を防止するいわゆるバリヤメ
タルとしての掲能並びに電気ｅ縁膜に対する接着用金属
としての機能な果丁べきところ、そのバリヤメタル、接
着層としての効果を必すしも元分果たしているとはいえ
ず、電気的接続の信頼性確保という面では未だ問題があ
る。特に、ウェハ基板表面が高段差構造となってし・る
場合には、当該最下層の金属膜の段差抜機性（カバレジ
）が劣イヒし、バリヤー性、接着性の点で増々問題を犬
きくしている。
タルとしての掲能並びに電気ｅ縁膜に対する接着用金属
としての機能な果丁べきところ、そのバリヤメタル、接
着層としての効果を必すしも元分果たしているとはいえ
ず、電気的接続の信頼性確保という面では未だ問題があ
る。特に、ウェハ基板表面が高段差構造となってし・る
場合には、当該最下層の金属膜の段差抜機性（カバレジ
）が劣イヒし、バリヤー性、接着性の点で増々問題を犬
きくしている。
本発明はかかる従来技術の有する欠点を解消することの
できる技術を提供するごとを目的としたものである。
できる技術を提供するごとを目的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
不明細書の記述および添付図面からおきろかになるであ
ろう。
不明細書の記述および添付図面からおきろかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明丁れば、下記のとおりである。
を簡単に説明丁れば、下記のとおりである。
本発明ではＹＬＩ下地に窒化チタン（ＴｉＮ）膜を用（
・、特に、電気ｋｂ縁膜と内部配線に接するその最下層
に、しかも、化学的気相成長法（ＣＶＤ法）により成膜
したＴｉＮｊｄを用（・た。
・、特に、電気ｋｂ縁膜と内部配線に接するその最下層
に、しかも、化学的気相成長法（ＣＶＤ法）により成膜
したＴｉＮｊｄを用（・た。
上記ＴｉＮ膜は、従来の最下ｊ−金金属して使用されて
いるＣｒなどに比して、内部配線とノ・ンダバンブなど
との拡散防止作用に優ｉ−１，、牙だ、電気絶縁膜や内
部配線との接着性にも優ｉ１てし・るので。
いるＣｒなどに比して、内部配線とノ・ンダバンブなど
との拡散防止作用に優ｉ−１，、牙だ、電気絶縁膜や内
部配線との接着性にも優ｉ１てし・るので。
突起電極の電気的接続寿命が向上し、半導体装置の信頼
性を向上させることができる。
性を向上させることができる。
また、ＴｉＮ膜の形成をＣＶＤ法により行うことにより
１段差液種性にも優れ、上記バリヤー性や接着性を増々
優れたものにすることができる。
１段差液種性にも優れ、上記バリヤー性や接着性を増々
優れたものにすることができる。
以下１本発明の一実施例を第１図により説明する。同図
では１回路素子（図示せず）を倉む半導体基板１０上に
Ｓ ｉＯ，から成る絶縁膜２０を介してアルミニウム導
体配線路（内部配線）３０が形成され、さらに表面保護
絶縁層（電気絶縁層）４０が形成されている。これらは
辰知の半導体製造技術により作成されたものである。さ
らに、該絶縁層４０にコンタクト孔（［極窓）を設け、
次り・でＴｉＮｇ５１を厚さ０．１ μｍ、 ＣｕＰ
Ｘ５２を厚さ１μｍ、Ａｕ膜５３を厚さ０．２μｍ順次
積層した構造から成る積層下地層５０を堆積、加工した
後。
では１回路素子（図示せず）を倉む半導体基板１０上に
Ｓ ｉＯ，から成る絶縁膜２０を介してアルミニウム導
体配線路（内部配線）３０が形成され、さらに表面保護
絶縁層（電気絶縁層）４０が形成されている。これらは
辰知の半導体製造技術により作成されたものである。さ
らに、該絶縁層４０にコンタクト孔（［極窓）を設け、
次り・でＴｉＮｇ５１を厚さ０．１ μｍ、 ＣｕＰ
Ｘ５２を厚さ１μｍ、Ａｕ膜５３を厚さ０．２μｍ順次
積層した構造から成る積層下地層５０を堆積、加工した
後。
Ｐｂ６１と５ｎ６２とから成る高さ８０μｍのハンダバ
ンプ６０を設けるつ積層下地層５０およびハンダバンプ
６０は以下のように形成した。即ち。
ンプ６０を設けるつ積層下地層５０およびハンダバンプ
６０は以下のように形成した。即ち。
先ず、絶縁膜４０にコンタクト孔を設けた半導体基板１
０上にＴｉＮ膜５１を化学的気相成長法により堆積した
つこのＴｉＮ膜５１は、基板温度４００℃でＴ ＋ Ｃ
ｌ ｔ （１０８ＣＣＭ ）とＮＨ，（７００ｓｃｃｈ
ｉ＋を反応ガスとして０．３〜０．４ Ｔｏ ｒ ｒ
に保ちプラズマ放電中で堆積さセたもσ）でおる。
０上にＴｉＮ膜５１を化学的気相成長法により堆積した
つこのＴｉＮ膜５１は、基板温度４００℃でＴ ＋ Ｃ
ｌ ｔ （１０８ＣＣＭ ）とＮＨ，（７００ｓｃｃｈ
ｉ＋を反応ガスとして０．３〜０．４ Ｔｏ ｒ ｒ
に保ちプラズマ放電中で堆積さセたもσ）でおる。
Ｃｕ膜５２およびＡ Ｌｌ膜５３は周知の抵抗加熱蒸着
法により堆積させた。こｒら積層下地１−の加工は、通
常のホトレジスト処理によりレジストマスクを設けた後
、最上層のＡｌｌ膜５３および中間層のＣｕ膜５２を、
ヨワ素とヨウ化アンモン混合液による化学エツチングに
より加工した５甘た。
法により堆積させた。こｒら積層下地１−の加工は、通
常のホトレジスト処理によりレジストマスクを設けた後
、最上層のＡｌｌ膜５３および中間層のＣｕ膜５２を、
ヨワ素とヨウ化アンモン混合液による化学エツチングに
より加工した５甘た。
ＴｉＮ膜はＣＦ、プラズマエツチングに加工した。
さらに、ハンダバンプ６０はリフトオフ法により形成し
た。これは、バンブな設置したい領綾を開孔したレジス
ト膜を形成し、た後、抵抗加熱蒸着法によりＰｂとＳｎ
を順次堆積し、その債、レジスト溶解液中に浸漬し、レ
ジストおよびレジスト−にのハンダを除去することによ
り、ノ・ンダを形成したものであろっ なお２通常は第１図に示す基飯をその後ＰｂとＳｎの融
点以上の聾度に加熱し、ＰｂとＳｎｉ溶解させる。
た。これは、バンブな設置したい領綾を開孔したレジス
ト膜を形成し、た後、抵抗加熱蒸着法によりＰｂとＳｎ
を順次堆積し、その債、レジスト溶解液中に浸漬し、レ
ジストおよびレジスト−にのハンダを除去することによ
り、ノ・ンダを形成したものであろっ なお２通常は第１図に示す基飯をその後ＰｂとＳｎの融
点以上の聾度に加熱し、ＰｂとＳｎｉ溶解させる。
本実施例によれば、丁１Ｎ膜５１を採用したことにより
、内部配線３０および電気絶縁層４０などの下地材料と
の接着力が強く、かつ、内部配線：うＯとハンダバンブ
６０、Ｃｕ膜５２．Ａｕ膜５３などとの相互拡散の少な
い突起ｘ′ｆ！ｉＬ、 ＊愼下地が実現でき、電気的接
続の信頼性向上の効果があり、また、ＴｉＮ膜５１の形
成をＣＶＤ法により行ったので、段差Ｗｔ覆性に優れ、
より−１−上記接着力を向上させ、かつ、相互拡散防止
上有利とすることができた。
、内部配線３０および電気絶縁層４０などの下地材料と
の接着力が強く、かつ、内部配線：うＯとハンダバンブ
６０、Ｃｕ膜５２．Ａｕ膜５３などとの相互拡散の少な
い突起ｘ′ｆ！ｉＬ、 ＊愼下地が実現でき、電気的接
続の信頼性向上の効果があり、また、ＴｉＮ膜５１の形
成をＣＶＤ法により行ったので、段差Ｗｔ覆性に優れ、
より−１−上記接着力を向上させ、かつ、相互拡散防止
上有利とすることができた。
以上本発明者によってなされγこ発明を実施例にもとづ
き具体的に説明したが１本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しなし・範囲で種々ｆ
更ｏＪ能であることはいうプでもな（・。
き具体的に説明したが１本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しなし・範囲で種々ｆ
更ｏＪ能であることはいうプでもな（・。
本発明による突起成極の電極下地は、フリップチップや
テープキャリア用テップなとの各檜分野の突起成極に適
用することができる。
テープキャリア用テップなとの各檜分野の突起成極に適
用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明丁れば、下記のとおりであ
る。
て得られる効果を簡単に説明丁れば、下記のとおりであ
る。
本発明によれば、下地材料との接着力が強く。
また、下地内部配線との相互拡散が防止され１ｗｉ気的
接続寿命が改善され、半導体装置の信頼性を向上させる
ことができる。
接続寿命が改善され、半導体装置の信頼性を向上させる
ことができる。
第１図は本発明の実施例を適用した半導体装置の概略部
分断面図である。 １０・・・半導体基数、２０・・・絶縁膜、３０・・・
内部配繰、４０・・・電気絶縁膜（表面保換絶縁膜）、
５０・・・下地層、５１・・・ＴｉＮ膜、５２・・・Ｃ
ｕ膜。 ５３・・・Ａｕ膜、６０・・・突起電極（）・ンダバン
プ）、ｆｉ Ｉ −Ｐ ｂ％６２−８ ｎ０
分断面図である。 １０・・・半導体基数、２０・・・絶縁膜、３０・・・
内部配繰、４０・・・電気絶縁膜（表面保換絶縁膜）、
５０・・・下地層、５１・・・ＴｉＮ膜、５２・・・Ｃ
ｕ膜。 ５３・・・Ａｕ膜、６０・・・突起電極（）・ンダバン
プ）、ｆｉ Ｉ −Ｐ ｂ％６２−８ ｎ０
Claims (1)
- 【特許請求の範囲】 １、内部配線が形成された半導体基板表面の電気絶縁膜
に突起電極形成用電極窓が孔設され、当該電極窓に、突
起電極の下地となる多層構造の下地層が形成され、当該
多層構造の下地層を介して突起電極を形成してなる半導
体装置において、前記多層構造の下地層の少なくとも１
層が窒化チタン膜により構成されて成ることを特徴とす
る半導体装置。 ２、窒化チタン膜が、電気絶縁膜および内部配線と接す
る最下層に位置し、かつ、その膜形成が気相中の化学反
応による膜形成方法である化学的気相成長法により行わ
れる、請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045389A JPH03250628A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045389A JPH03250628A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250628A true JPH03250628A (ja) | 1991-11-08 |
Family
ID=12717915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045389A Pending JPH03250628A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250628A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
| US6008543A (en) * | 1995-03-09 | 1999-12-28 | Sony Corporation | Conductive bumps on pads for flip chip application |
| US6400018B2 (en) * | 1998-08-27 | 2002-06-04 | 3M Innovative Properties Company | Via plug adapter |
-
1990
- 1990-02-28 JP JP2045389A patent/JPH03250628A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008543A (en) * | 1995-03-09 | 1999-12-28 | Sony Corporation | Conductive bumps on pads for flip chip application |
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| US5960308A (en) * | 1995-03-24 | 1999-09-28 | Shinko Electric Industries Co. Ltd. | Process for making a chip sized semiconductor device |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
| US6400018B2 (en) * | 1998-08-27 | 2002-06-04 | 3M Innovative Properties Company | Via plug adapter |
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