JPH0422367B2 - - Google Patents
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- JPH0422367B2 JPH0422367B2 JP60000343A JP34385A JPH0422367B2 JP H0422367 B2 JPH0422367 B2 JP H0422367B2 JP 60000343 A JP60000343 A JP 60000343A JP 34385 A JP34385 A JP 34385A JP H0422367 B2 JPH0422367 B2 JP H0422367B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、回路構成素子数の少ない半導体スイ
ツチ回路に関するものである。 （発明の概要） 本発明は等価的に第１の導電型の第１のトラン
ジスタと第２の導電型の第２のトランジスタのそ
れぞれのベースとコレクタとを接続して成る
PNPN構造の半導体スイツチと、第１の導電型
の第３と第４のトランジスタと、第２の導電型の
第５のトランジスタと、第１と第２の抵抗と、
PN接合を有する回路素子とを備え、前記第３と
第４のトランジスタのエミツタと、第１の抵抗の
一端と、PN接合を有する回路素子の一端とを接
続して、第１の主端子とし、前記第２と第５のト
ラジスタとエミツタと、第２の抵抗の一端とを接
続して、第２の主端子とし、前記第５のトランジ
スタのベースをゲート端子とし、前記第５のトラ
ンジスタのコレクタと、第３と第４のトランジス
タのベースとを接続し、前記第３のトランジスタ
のコレクタと、第２のトランジスタのベースと、
第２の抵抗の他端とを接続し、前記第１のトラン
ジスタのエミツタと第４のトランジスタのコレク
タと、第１の抵抗の他端とを接続し、前記第１の
トランジスタのベースと、PN接合を有する回路
素子の他端とを接続して構成することにより、回
路素子数が少く、かつ集積化した場合、チツプ上
の占有面積を小ならしめた半導体スイツチ回路で
ある。 （従来技術及び発明が解決しようとする問題点） 大電流または高電圧をオン／オフ制御する半導
体素子として、従来よりPNPN4層構造の半導体
スイツチ（以下、PNPNスイツチと略記する）
が、よく用いられている。第１１図はこの種の従
来回路の第１の例を示すものであつて、図におい
て１はPNPNスイツチである。公知のように、
PNPNスイツチはPNPトランジスタ２とNPNト
ランジスタ３でもつて等価的に表わされる。ま
た、４，５および６はそれぞれスイツチ１の第１
の主端子、第２の主端子およびゲート端子であ
る。また抵抗７はトランジスタ２あるいは３のベ
ース・コレクタ接合の逆方向飽和電流で、スイツ
チ１が誤点弧するのを防止するためのものであ
る。 スイツチ１をオンにするには端子６を介して外
部よりゲート駆動電流IGを供給する。これによ
り、NPNトランジスタ３がオフからオンに転じ、
さらに、この結果PNPトランジスタ２がオンと
なり、従つてスイツチ１全体がターン・オンし、
主電流IFが流れる。しかしながら、第１１図の構
成ではIG停止後も、いわゆる自己保持動作によ
り、IFが流れ続ける。スイツチ１をオフに転ずる
ためには外部的手段でもつてIFを切断することが
必要である。 第１２図は上記の欠点を除去するために提案さ
れた第２の従来例である。すなわち、スイツチ１
をターンオフするには、ゲート駆動電流IGを停止
するとともに端子８を介してオフ駆動電流Ｉ O を、
NPNトランジスタ９のベースに供給する。これ
により、それまでPNPトランジスタ２のコレク
タ電流としてNPNトランジスタ３のベースに供
給されていたIFの一部は、トランジスタ９を通つ
て負電源１０へと引き抜かれ、NPNトランジス
タ３はオフし、従つてスイツチ１はターンオフす
る。 第１３図は第３の従来例であつて、第１１図の
欠点を除去するために提案された他の例である。
すなわち、スイツチ１をターン・オフするには、
ゲート駆動電流IGを停止するとともに、端子８を
介してオフ駆動電流Ｉ O をNPNトランジスタ１１
のベースへ供給する。これにより、NPNトラン
ジスタ３のベース・エミツタ間はトランジスタ１
１で短絡され、トランジスタ３はオフとなり、従
つて、スイツチ１はターンオフする。また第１３
図は負電源がいらないという点では、第１２図の
ものよりも優れている。 しかしながら、第１２図と第１３図に示したも
のはスイツチ１がオフ状態にある期間中も、オフ
駆動電流Ｉ O を流し続けなければならず、従つて
回路の消費電力が増大するという点で好ましくな
い。さらに、第１３図のものはオフ期間中に、Ｉ
Ｏが、トラジスタ１１のベース→エミツタ→端子
５の経路でもつて、主電流路に漏れ出るという欠
点がある。 第１４図は第４の従来例であつて、上記のごと
き欠点を除去できるものである。第１３図の構成
に、さらに、スイツチ１がオン状態にあることを
検出するためのNPNトランジスタ１３と、検出
電流制限用の抵抗１４を付加してある。 すなわち、スイツチ１をターンオフするには、
ゲート駆動電流IGを停止するとともに、オフ駆動
電流Ｉ O を端子８を介して、NPNトランジスタ１
１のベースへ供給する。これにより、NPNトラ
ンジスタ３のベース・エミツタ間が短絡されて、
トランジスタ３はオフし、スイツチ１はターン・
オフする。一方、スイツチ１がオンである間は、
トランジスタ１３もオンであり、従つて端子１２
を介して、オン検出電流ISが図の外部より流入し
ている。スイツチ１がターン・オフすると、
NPNトランジスタ１３もオフに転じ、ISの流入
は停止する。このISの停止を図の外部の回路によ
り検知し、Ｉ O の供給を停止するのである。従つ
て、スイツチ１がターンオフした後はＩ O も停止
することができ、第１２図と第１３図の欠点が除
去できる。 しかしながら、第１４図の場合には、図の外部
に、ISの停止を検知してＩ O を停止するための回
路が必要であるので、回路構成素子数が増加する
という欠点があつた。 （問題点を解決するための手段） 本発明は、上記の欠点を除去するために提案さ
れたもので、PNPNスイツチのいわゆる保持特
性を利用することにより、ゲート駆動電流の停止
後に、PNPNスイツチが自動的にターン・オン
するようにした半導体スイツチ回路を提供するこ
とを目的とする。 次に本発明の実施例を説明する。なお実施例は
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。 第１図は、本発明の半導体スイツチ回路の第１
の実施例を示す。 図において、１は等価的に第１の導電型すなわ
ちPNP型の第１のトランジスタ２と、第２の導
電型NPN型の第２のトランジスタ３のそれぞれ
のベースとコレクタとを接続してなるPNPN構
造の半導体スイツチを示す。また１７，１８は
夫々PNP型の第３及び第４のトランジスタ、１
９はNPN型の第５のトランジスタであり、４は
第１の端子、５は第２の主端子、６はゲート端子
を示す。しかして、第３、第４のトランジスタ１
７，１８のエミツタと、第１の抵抗１５の一方の
端子と、PN結合を有する回路素子すなわちダイ
オード１６の一端を夫々第１の主端子４に接続
し、第２、第５のトランジスタ３，１９のエミツ
タと、第２の抵抗７の一方の端子とを第２の主端
子５に接続する。第５のトランジスタ１９のベー
スをゲート端子６に接続し、コレクタをトンラジ
スタ１７，１８のベースに接続し、トランジスタ
１７のコレクタをトランジスタ３のベースと抵抗
７の他方の端子に接続し、トランジスタ２のエミ
ツタとトランジスタ１８のコレクタと抵抗１５の
他方の端子とを接続し、トランジスタ２のベース
とダイオード１６の他端とを接続して構成されて
いる。 次に動作について説明する。 PNPNスイツチ１をターンオンするには、端
子６を介してNPNトランジスタ１９のベースに、
ゲート駆動電流IGを供給する。これによりトラン
ジスタ１９がオンし、１９のコレクタ電流として
PNPトランジスタ１７と１８のベース電流も流
れるので、トランジスタ１７と１８もオンとな
る。この結果、トランジスタ１７のコレクタ電流
が、NPNトランジスタ３のベースに流入し、ト
ランジスタ３がオンとなる。 一方、トランジスタ１８もオンとなるので、抵
抗１５は短絡され、トランジスタ２のベース・エ
ミツタ間導通電圧と、トランジスタ１８のコレク
タ・エミツタ間飽和電圧の和は、ダイオード１６
の導通電圧とほぼ等しくなり、（もつと厳密に言
えば、トランジスタ１８がオンとなることによ
り、トランジスタ２のエミツタの電位が主端子４
の電位まで引き上げられる。一方、トランジスタ
３のコレクタ電流はダイオード１６を流れるので
主端子４とトランジスタ３のコレクタとの間に
は、PN接合１段分の導通電圧が発生する。従つ
てPNPトランジスタ２のベース・エミツタ間の
導通が可能となり、トランジスタ３のコレクタ電
流の一部がトランジスタ２のベース電流となつて
流れることにより）トランジスタ２がオンし、ス
イツチ１全体がオン状態となり、図の外部の主電
流経路の条件によつて決まる主電流IFが流れる。 スイツチ１をターン・オフするには、ゲート駆
動電流IGの供給を停止する。するとトランジスタ
１７〜１９がすべてオフとなる。トランジスタ１
８がオフとなつた後の抵抗１５を流れる電流を
IR1とすると次式が成立する。 IR1・R15＋kT／ｑln（IR1／ISP）＝kT／
ｑln｛（IF−IR1）／ISD｝……(1) ただし R15…15の抵抗値 ｑ…電気素量 ｋ……ボルツマン定数 ISP…２のベース・エミツタ接合の逆方向飽和電
流 ISD…ダイオード１６のPN接合の逆方向飽和電流 IR1はトランジスタ２のエミツタ電流でもある
が、IR1がスイツチ１のいわゆる保持電流値IHより
も小さければ、スイツチ１はオン状態を維持する
ことができなくなつて、ターンオフするのであ
る。ここで、IHは次式で与えられる。 IH＝VBEN／（αP・R7） ……(2) ただし VBEN…NPNトランジスタ３のベース・エミツタ
間導通電圧 αP…PNPトランジスタ２のベース接地電流増幅
率 R7…７の抵抗値 さて、(1)式において、IFとIR1の大小関係につい
てみると、IR1の経路には電流制限抵抗１５が挿
入されているので、通常、IR1はIFよりも１〜３桁
小さい。従つて、ISPとISDを等しく設定すれば、
（これは、１チツプに集積化した場合には、PNP
トランジスタ２のベース・エミツタ接合面積と、
ダイオード１６のPN接合面積を等しくすること
により、容易に実現することができる。） IR1kT／ｑ・R15ln（IF／IR1） ……(3) 一方、(2)において、０＜αP＜１であるので、 IH＞VBEN／R7 ……(4) 従つてスイツチ１がターンオフするためには、
以下の条件を満たせば充分である。 VBEN／R7＞IR1 ……(5) かつIR1＝kT／ｑ・R15ln（IF／IR1） 通常kT／ｑ30ｍＶ、VBEN800ｍＶ であるので、たとえば、IF＝100ｍＶに対してR5
＝R7＝5KΩに設定すれば、(5)式は満たされる。 第２図は、本発明の第２の実施例であつて、第
１図のPNPトランジスタ１７と１８を、マルチ
コレクタ・トランジスタ２０で構成したものであ
る。集積化した場合には、トランジスタ２０を第
７図に示すように、いわゆるラテラル構造とする
ことにより、実現することができる。ただし第７
図において３４は分離領域、３５はＮ形領域、３
６〜３８はＰ形領域であり、３９はベース端子、
４０は第１のコレクタ端子、４１はエミツタ端
子、４２は第２のコレクタ端子である。また、４
３は主表面である。第２図のターンオン／ターン
オフ動作は第１図と同じであるので説明を省略す
る。 第３図は、本発明の第３の実施例であつて、第
２図のダイオード１６の代わりに、２個直列に接
続したダイオード１６，２１を用いたものであ
る。 第３図において、スイツチ１をオンにするに
は、端子６を介してゲート駆動電流IGを供給す
る。これによりトランジスタ１９と２０がオンと
なり、トランジスタ２０の第１のコレクタを経由
してNPNトランジスタ３のベースに電流が供給
され、トランジスタ３がオンとなり、コレクタ電
流がダイオード１６と２１を流れる。これによ
り、PNPトランジスタ２のベースと第１の主端
子４との間の電位差はPN接合２段分の導通電圧
と等しくなる。一方、トランジスタ２０がオンと
なつているので、トランジスタ２０の第２のコレ
クタの電圧は、最初第１の主端子と同電位まで引
き上げられる。従つて、PNPトランジスタ２の
ベース・エミツタ接合が導通可能となり、トラン
ジスタ３のコレクタ電流の一部がトランジスタ２
のベース電流となつて分流し、PNPトランジス
タ２がオンとなる。この結果、スイツチ１全体が
オンとなる。 スイツチ１をターンオフするには、まず、ゲー
ト駆動電流IGの供給を停止する。するとトランジ
スタ１９と２０がオフとなる。トランジスタ２０
がオフとなつた後の、抵抗１５を流れる電流の
IR2とすると次式が成立する。 IR2・R15＋VBEP＝2VD ……(6) ただし、 VBEP…２のベース・エミツタ間導通電圧 VD…１６，２１の導通電圧 ここで、VBEPVD800ｍＶであるから IR2VD／R15 ……(7) となる。IR2がスイツチ１の保持電流IHよりも小さ
ければ、スイツチ１はターンオフする。従つて(4)
式と(7)式より、スイツチ１がターンオフするため
の条件は次式となる。 R15／R17＞VD／VBEN１……(8) 従つて、たとえば、R15＝２・R7と設定するこ
とにより、式(8)は容易に満足され得る。 第４図は、本発明の第４の実施例であつて、第
２図のダイオード１６に抵抗２２を直列に挿入し
たものである。 第４図において、スイツチ１をオンにするに
は、端子６を介してゲート駆動電流IGを供給す
る。すると、トランジスタ１９と２０がオンとな
り、トランジスタ２０の第１のコレクタを経由し
てNPNトランジスタ３のベースに電流が供給さ
れ、トランジスタ３がオンとなり、トランジスタ
３のコレクタ電流が、ダイオード１６と抵抗２２
を流れる。これにより、PNPトランジスタ２の
ベースと第１の主端子４との間の電位差はダイオ
ード１６のPN接合１段分の導通電圧と、抵抗２
２における電圧降下との和に等しくなる。一方、
トランジスタ２０がオンとなつているので、トラ
ンジスタ２０のコレクタの電位は、最初、第１の
主端子４と同じ電位まで上昇する。従つて、トラ
ンジスタ２のベース・エミツタ接合が導通可能と
なり、トランジスタ３のコレクタ電流の一部がト
ランジスタ２のベース電流となつて分流し、トラ
ンジスタ２がオンとなる。この結果、スイツチ１
全体がオンとなる。 スイツチ１をターンオフするには、まず、ゲー
ト駆動電流IGの供給を停止する。これによりトラ
ンジスタ１９と２０がオフとなる。トランジスタ
２０がオフとなつた後の、抵抗１５を流れる電流
をIR3とすると次式が成立する。 IR3・R15＋VBEP＝（IF−IR3）・R22＋VD ……(9) ただし、R22…抵抗２２の値。 VBEPVD800ｍＶであるので、(9)式より、 IR3＝R22／R15＋R22・IF ……(10) IR3が、スイツチ１の保持電流IHよりも小さけれ
ば、スイツチ１はターン・オフする。従つて(4)式
と(10)式よりスイツチがターンオフする条件は、次
式となる。 R15＋R22／R17・R22＞IF／VBEN ……（11） たとえば、IF＝100ｍＡのときであれば、（VBEN
800ｍＶであるから）R7＝5KΩ、R15＝10KΩ、
R22＝10Ωに設定すれば、（11）式を満足する。 第５図は本発明の第５の実施例であつて、第２
図のダイオード１６をPNPトランジスタ２３で
置換したものである。この回路の利点は、主電流
IFの一部をPNPトランジスタ２３のコレクタ電流
としてバイパスするため、その分だけスイツチ１
の電流容量が小さくてすみ、スイツチサイズ（集
積化した場合には、チツプ上の占有面積）を小さ
くすることができることにある。 第５図のターンオン／オフ動作については第２
図のものと同じであるので、説明を省略する。
（（第２図の説明文中で、「ISD」を「ISP′」（２３の
ベース・エミツタ接合の逆方向飽和電流）に置き
換え、「１６のPN接合面積」を「２３のベー
ス・エミツタ接合面積」に置き換えればよい。）） 第６図は、本発明の第６の実施例であつて、第
２図のスイツチ回路を双方向で使用できるように
したものである。 第６図で２９はマルチエミツタ・マルチコレク
タ・PNPトランジスタであり、第８図は集積化
した場合のその模擬的な断面形状である。第８図
で４３は主表面、３４は分離領域、４４はＮ形領
域、４５〜４９はＰ形領域である。また５０はベ
ース端子、５１は第１コレクタ端子、５３は第２
コレクタ端子、５２は第１エミツタ端子、５４は
第２エミツタ端子であつて、第８図の５０〜５４
はそれぞれ第６図中の５０〜５４に対応する。第
９図は２９の他の実施例であつて、５５はＮ形領
域、５６〜５９はＰ形領域である。５０〜５４は
第８図の５０〜５４と同じである。第８図と第９
図を比べた場合、第８図の利点は第１エミツタか
ら第１および第２コレクタに到る電流伝達特性
（電流増幅率）を同一にできるとともに、第２エ
ミツタから第１および第２コレクタに到る電流伝
達特性を同一にすることができるということであ
る。（第９図の構成では、第１エミツタ５２から
第１コレクタ５１への電流増幅率の方が、第２コ
レクタ５３への電流増幅率より大きい。）一方、
第９図の利点はトランジスタ２９のサイズを小さ
くできることである。 また、第６図で３０はNPNトランジスタ３１
と３２のコレクタ領域を共通化したものであり、
集積化したときの模擬的断面形状を第１０図に示
す。第１０図で、６０と６３，６４はＮ形領域、
６１と６２はＰ形領域である。また、６５はコレ
クタ端子、６７は第１ベース端子、６８は第２ベ
ース端子、６６は第１エミツタ端子、６９は第２
エミツタ端子であつて、それぞれ第６図中の６５
〜６９に対応する。 また第１０図で、６２，６０，６１はそれぞれ
ラテラル形PNPトランジスタ２６のエミツタ、
ベース、コレクタとしても動作することができ
る。すなわち、第６図の３０は第２図のPNPN
スイツチ１にＮ形エミツタ領域６４が付加された
ものと等価である。（第１主端子４が第２主端子
５よりも高電位である状態でスイツチ３０がオン
となつたとき、Ｎ形エミツタ６４とＰ形ベース６
２は逆バイアスされるので、第６図の３０は第２
図の１と電気的に等価である。） 第６図のターンオン／オフ動作を、第１主端子
が第２主端子よりも高電位である場合について説
明する。第２主端子の方が高電位にある場合に
は、第６図の回路要素の上下対称の位置関係にあ
るものを入れ替えて考えればよいので、説明を省
略する。 まず、スイツチ３０をターンオンするには端子
６を介してゲート駆動電流IGを供給する。すると
IGの一部はダイオード２５を通つてNPNトラン
ジスタ２８のベースに流入し、トランジスタ２８
はオンとなる。（トランジスタ２８がオンとなる
のでIGの残りの分はダイオード２４→NPNトラ
ンジスタ２７のベース→コレクタ→２８のコレク
タの経路でもつて、トランジスタ２８のコレクタ
電流の一部となつて流れる。） これにより、PNPトランジスタ２９がオンと
なり図の外部から第１主端子を介して電流が第１
エミツタ５２に流入し、その一部は第１コレクタ
５１を通つてNPNトランジスタ３２のベースに
到達し、トランジスタ３２がオンとなる。従つ
て、トランジスタ３２のコレクタ電流がダイオー
ド１６を流れるので、PNPトランジスタ２６の
ベースと第１主端子４との間の電位差はPN接合
１段分の導通電圧と等しくなる。一方、トランジ
スタ２９の第２コレクタ５３によりトランジスタ
２６のエミツタの電位は第１主端子４の電位まで
引き上げられる。これによりトランジスタ２６の
ベース・エミツタ接合が導通可能となり、トラン
ジスタ３２のコレクタ電流の一部がトランジスタ
２６のベース電流となり、トランジスタ２６がオ
ンし、この結果、スイツチ３０全体がターン・オ
ンする。 スイツチ３０をターン・オンするには、まず、
ゲート電流IGの供給を停止し、トランジスタ２８
と２９をオフにする。このとき第２図について説
明したのと同様に動作する。（２６→２，３２→
３に置き換える。）なおスイツチ３０がターン・
オフするための条件は、式(5)で与えられる。 （発明の効果） 以上説明したように、本発明によれば、
PNPNスイツチがターンオフさせるのに、オフ
駆動用の回路が不要であるので、従来回路と比べ
て回路素子数が少なくて済み、特に集積化した場
合には、チツプ上の占有面積が小さくなるという
効果がある。
ツチ回路に関するものである。 （発明の概要） 本発明は等価的に第１の導電型の第１のトラン
ジスタと第２の導電型の第２のトランジスタのそ
れぞれのベースとコレクタとを接続して成る
PNPN構造の半導体スイツチと、第１の導電型
の第３と第４のトランジスタと、第２の導電型の
第５のトランジスタと、第１と第２の抵抗と、
PN接合を有する回路素子とを備え、前記第３と
第４のトランジスタのエミツタと、第１の抵抗の
一端と、PN接合を有する回路素子の一端とを接
続して、第１の主端子とし、前記第２と第５のト
ラジスタとエミツタと、第２の抵抗の一端とを接
続して、第２の主端子とし、前記第５のトランジ
スタのベースをゲート端子とし、前記第５のトラ
ンジスタのコレクタと、第３と第４のトランジス
タのベースとを接続し、前記第３のトランジスタ
のコレクタと、第２のトランジスタのベースと、
第２の抵抗の他端とを接続し、前記第１のトラン
ジスタのエミツタと第４のトランジスタのコレク
タと、第１の抵抗の他端とを接続し、前記第１の
トランジスタのベースと、PN接合を有する回路
素子の他端とを接続して構成することにより、回
路素子数が少く、かつ集積化した場合、チツプ上
の占有面積を小ならしめた半導体スイツチ回路で
ある。 （従来技術及び発明が解決しようとする問題点） 大電流または高電圧をオン／オフ制御する半導
体素子として、従来よりPNPN4層構造の半導体
スイツチ（以下、PNPNスイツチと略記する）
が、よく用いられている。第１１図はこの種の従
来回路の第１の例を示すものであつて、図におい
て１はPNPNスイツチである。公知のように、
PNPNスイツチはPNPトランジスタ２とNPNト
ランジスタ３でもつて等価的に表わされる。ま
た、４，５および６はそれぞれスイツチ１の第１
の主端子、第２の主端子およびゲート端子であ
る。また抵抗７はトランジスタ２あるいは３のベ
ース・コレクタ接合の逆方向飽和電流で、スイツ
チ１が誤点弧するのを防止するためのものであ
る。 スイツチ１をオンにするには端子６を介して外
部よりゲート駆動電流IGを供給する。これによ
り、NPNトランジスタ３がオフからオンに転じ、
さらに、この結果PNPトランジスタ２がオンと
なり、従つてスイツチ１全体がターン・オンし、
主電流IFが流れる。しかしながら、第１１図の構
成ではIG停止後も、いわゆる自己保持動作によ
り、IFが流れ続ける。スイツチ１をオフに転ずる
ためには外部的手段でもつてIFを切断することが
必要である。 第１２図は上記の欠点を除去するために提案さ
れた第２の従来例である。すなわち、スイツチ１
をターンオフするには、ゲート駆動電流IGを停止
するとともに端子８を介してオフ駆動電流Ｉ O を、
NPNトランジスタ９のベースに供給する。これ
により、それまでPNPトランジスタ２のコレク
タ電流としてNPNトランジスタ３のベースに供
給されていたIFの一部は、トランジスタ９を通つ
て負電源１０へと引き抜かれ、NPNトランジス
タ３はオフし、従つてスイツチ１はターンオフす
る。 第１３図は第３の従来例であつて、第１１図の
欠点を除去するために提案された他の例である。
すなわち、スイツチ１をターン・オフするには、
ゲート駆動電流IGを停止するとともに、端子８を
介してオフ駆動電流Ｉ O をNPNトランジスタ１１
のベースへ供給する。これにより、NPNトラン
ジスタ３のベース・エミツタ間はトランジスタ１
１で短絡され、トランジスタ３はオフとなり、従
つて、スイツチ１はターンオフする。また第１３
図は負電源がいらないという点では、第１２図の
ものよりも優れている。 しかしながら、第１２図と第１３図に示したも
のはスイツチ１がオフ状態にある期間中も、オフ
駆動電流Ｉ O を流し続けなければならず、従つて
回路の消費電力が増大するという点で好ましくな
い。さらに、第１３図のものはオフ期間中に、Ｉ
Ｏが、トラジスタ１１のベース→エミツタ→端子
５の経路でもつて、主電流路に漏れ出るという欠
点がある。 第１４図は第４の従来例であつて、上記のごと
き欠点を除去できるものである。第１３図の構成
に、さらに、スイツチ１がオン状態にあることを
検出するためのNPNトランジスタ１３と、検出
電流制限用の抵抗１４を付加してある。 すなわち、スイツチ１をターンオフするには、
ゲート駆動電流IGを停止するとともに、オフ駆動
電流Ｉ O を端子８を介して、NPNトランジスタ１
１のベースへ供給する。これにより、NPNトラ
ンジスタ３のベース・エミツタ間が短絡されて、
トランジスタ３はオフし、スイツチ１はターン・
オフする。一方、スイツチ１がオンである間は、
トランジスタ１３もオンであり、従つて端子１２
を介して、オン検出電流ISが図の外部より流入し
ている。スイツチ１がターン・オフすると、
NPNトランジスタ１３もオフに転じ、ISの流入
は停止する。このISの停止を図の外部の回路によ
り検知し、Ｉ O の供給を停止するのである。従つ
て、スイツチ１がターンオフした後はＩ O も停止
することができ、第１２図と第１３図の欠点が除
去できる。 しかしながら、第１４図の場合には、図の外部
に、ISの停止を検知してＩ O を停止するための回
路が必要であるので、回路構成素子数が増加する
という欠点があつた。 （問題点を解決するための手段） 本発明は、上記の欠点を除去するために提案さ
れたもので、PNPNスイツチのいわゆる保持特
性を利用することにより、ゲート駆動電流の停止
後に、PNPNスイツチが自動的にターン・オン
するようにした半導体スイツチ回路を提供するこ
とを目的とする。 次に本発明の実施例を説明する。なお実施例は
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。 第１図は、本発明の半導体スイツチ回路の第１
の実施例を示す。 図において、１は等価的に第１の導電型すなわ
ちPNP型の第１のトランジスタ２と、第２の導
電型NPN型の第２のトランジスタ３のそれぞれ
のベースとコレクタとを接続してなるPNPN構
造の半導体スイツチを示す。また１７，１８は
夫々PNP型の第３及び第４のトランジスタ、１
９はNPN型の第５のトランジスタであり、４は
第１の端子、５は第２の主端子、６はゲート端子
を示す。しかして、第３、第４のトランジスタ１
７，１８のエミツタと、第１の抵抗１５の一方の
端子と、PN結合を有する回路素子すなわちダイ
オード１６の一端を夫々第１の主端子４に接続
し、第２、第５のトランジスタ３，１９のエミツ
タと、第２の抵抗７の一方の端子とを第２の主端
子５に接続する。第５のトランジスタ１９のベー
スをゲート端子６に接続し、コレクタをトンラジ
スタ１７，１８のベースに接続し、トランジスタ
１７のコレクタをトランジスタ３のベースと抵抗
７の他方の端子に接続し、トランジスタ２のエミ
ツタとトランジスタ１８のコレクタと抵抗１５の
他方の端子とを接続し、トランジスタ２のベース
とダイオード１６の他端とを接続して構成されて
いる。 次に動作について説明する。 PNPNスイツチ１をターンオンするには、端
子６を介してNPNトランジスタ１９のベースに、
ゲート駆動電流IGを供給する。これによりトラン
ジスタ１９がオンし、１９のコレクタ電流として
PNPトランジスタ１７と１８のベース電流も流
れるので、トランジスタ１７と１８もオンとな
る。この結果、トランジスタ１７のコレクタ電流
が、NPNトランジスタ３のベースに流入し、ト
ランジスタ３がオンとなる。 一方、トランジスタ１８もオンとなるので、抵
抗１５は短絡され、トランジスタ２のベース・エ
ミツタ間導通電圧と、トランジスタ１８のコレク
タ・エミツタ間飽和電圧の和は、ダイオード１６
の導通電圧とほぼ等しくなり、（もつと厳密に言
えば、トランジスタ１８がオンとなることによ
り、トランジスタ２のエミツタの電位が主端子４
の電位まで引き上げられる。一方、トランジスタ
３のコレクタ電流はダイオード１６を流れるので
主端子４とトランジスタ３のコレクタとの間に
は、PN接合１段分の導通電圧が発生する。従つ
てPNPトランジスタ２のベース・エミツタ間の
導通が可能となり、トランジスタ３のコレクタ電
流の一部がトランジスタ２のベース電流となつて
流れることにより）トランジスタ２がオンし、ス
イツチ１全体がオン状態となり、図の外部の主電
流経路の条件によつて決まる主電流IFが流れる。 スイツチ１をターン・オフするには、ゲート駆
動電流IGの供給を停止する。するとトランジスタ
１７〜１９がすべてオフとなる。トランジスタ１
８がオフとなつた後の抵抗１５を流れる電流を
IR1とすると次式が成立する。 IR1・R15＋kT／ｑln（IR1／ISP）＝kT／
ｑln｛（IF−IR1）／ISD｝……(1) ただし R15…15の抵抗値 ｑ…電気素量 ｋ……ボルツマン定数 ISP…２のベース・エミツタ接合の逆方向飽和電
流 ISD…ダイオード１６のPN接合の逆方向飽和電流 IR1はトランジスタ２のエミツタ電流でもある
が、IR1がスイツチ１のいわゆる保持電流値IHより
も小さければ、スイツチ１はオン状態を維持する
ことができなくなつて、ターンオフするのであ
る。ここで、IHは次式で与えられる。 IH＝VBEN／（αP・R7） ……(2) ただし VBEN…NPNトランジスタ３のベース・エミツタ
間導通電圧 αP…PNPトランジスタ２のベース接地電流増幅
率 R7…７の抵抗値 さて、(1)式において、IFとIR1の大小関係につい
てみると、IR1の経路には電流制限抵抗１５が挿
入されているので、通常、IR1はIFよりも１〜３桁
小さい。従つて、ISPとISDを等しく設定すれば、
（これは、１チツプに集積化した場合には、PNP
トランジスタ２のベース・エミツタ接合面積と、
ダイオード１６のPN接合面積を等しくすること
により、容易に実現することができる。） IR1kT／ｑ・R15ln（IF／IR1） ……(3) 一方、(2)において、０＜αP＜１であるので、 IH＞VBEN／R7 ……(4) 従つてスイツチ１がターンオフするためには、
以下の条件を満たせば充分である。 VBEN／R7＞IR1 ……(5) かつIR1＝kT／ｑ・R15ln（IF／IR1） 通常kT／ｑ30ｍＶ、VBEN800ｍＶ であるので、たとえば、IF＝100ｍＶに対してR5
＝R7＝5KΩに設定すれば、(5)式は満たされる。 第２図は、本発明の第２の実施例であつて、第
１図のPNPトランジスタ１７と１８を、マルチ
コレクタ・トランジスタ２０で構成したものであ
る。集積化した場合には、トランジスタ２０を第
７図に示すように、いわゆるラテラル構造とする
ことにより、実現することができる。ただし第７
図において３４は分離領域、３５はＮ形領域、３
６〜３８はＰ形領域であり、３９はベース端子、
４０は第１のコレクタ端子、４１はエミツタ端
子、４２は第２のコレクタ端子である。また、４
３は主表面である。第２図のターンオン／ターン
オフ動作は第１図と同じであるので説明を省略す
る。 第３図は、本発明の第３の実施例であつて、第
２図のダイオード１６の代わりに、２個直列に接
続したダイオード１６，２１を用いたものであ
る。 第３図において、スイツチ１をオンにするに
は、端子６を介してゲート駆動電流IGを供給す
る。これによりトランジスタ１９と２０がオンと
なり、トランジスタ２０の第１のコレクタを経由
してNPNトランジスタ３のベースに電流が供給
され、トランジスタ３がオンとなり、コレクタ電
流がダイオード１６と２１を流れる。これによ
り、PNPトランジスタ２のベースと第１の主端
子４との間の電位差はPN接合２段分の導通電圧
と等しくなる。一方、トランジスタ２０がオンと
なつているので、トランジスタ２０の第２のコレ
クタの電圧は、最初第１の主端子と同電位まで引
き上げられる。従つて、PNPトランジスタ２の
ベース・エミツタ接合が導通可能となり、トラン
ジスタ３のコレクタ電流の一部がトランジスタ２
のベース電流となつて分流し、PNPトランジス
タ２がオンとなる。この結果、スイツチ１全体が
オンとなる。 スイツチ１をターンオフするには、まず、ゲー
ト駆動電流IGの供給を停止する。するとトランジ
スタ１９と２０がオフとなる。トランジスタ２０
がオフとなつた後の、抵抗１５を流れる電流の
IR2とすると次式が成立する。 IR2・R15＋VBEP＝2VD ……(6) ただし、 VBEP…２のベース・エミツタ間導通電圧 VD…１６，２１の導通電圧 ここで、VBEPVD800ｍＶであるから IR2VD／R15 ……(7) となる。IR2がスイツチ１の保持電流IHよりも小さ
ければ、スイツチ１はターンオフする。従つて(4)
式と(7)式より、スイツチ１がターンオフするため
の条件は次式となる。 R15／R17＞VD／VBEN１……(8) 従つて、たとえば、R15＝２・R7と設定するこ
とにより、式(8)は容易に満足され得る。 第４図は、本発明の第４の実施例であつて、第
２図のダイオード１６に抵抗２２を直列に挿入し
たものである。 第４図において、スイツチ１をオンにするに
は、端子６を介してゲート駆動電流IGを供給す
る。すると、トランジスタ１９と２０がオンとな
り、トランジスタ２０の第１のコレクタを経由し
てNPNトランジスタ３のベースに電流が供給さ
れ、トランジスタ３がオンとなり、トランジスタ
３のコレクタ電流が、ダイオード１６と抵抗２２
を流れる。これにより、PNPトランジスタ２の
ベースと第１の主端子４との間の電位差はダイオ
ード１６のPN接合１段分の導通電圧と、抵抗２
２における電圧降下との和に等しくなる。一方、
トランジスタ２０がオンとなつているので、トラ
ンジスタ２０のコレクタの電位は、最初、第１の
主端子４と同じ電位まで上昇する。従つて、トラ
ンジスタ２のベース・エミツタ接合が導通可能と
なり、トランジスタ３のコレクタ電流の一部がト
ランジスタ２のベース電流となつて分流し、トラ
ンジスタ２がオンとなる。この結果、スイツチ１
全体がオンとなる。 スイツチ１をターンオフするには、まず、ゲー
ト駆動電流IGの供給を停止する。これによりトラ
ンジスタ１９と２０がオフとなる。トランジスタ
２０がオフとなつた後の、抵抗１５を流れる電流
をIR3とすると次式が成立する。 IR3・R15＋VBEP＝（IF−IR3）・R22＋VD ……(9) ただし、R22…抵抗２２の値。 VBEPVD800ｍＶであるので、(9)式より、 IR3＝R22／R15＋R22・IF ……(10) IR3が、スイツチ１の保持電流IHよりも小さけれ
ば、スイツチ１はターン・オフする。従つて(4)式
と(10)式よりスイツチがターンオフする条件は、次
式となる。 R15＋R22／R17・R22＞IF／VBEN ……（11） たとえば、IF＝100ｍＡのときであれば、（VBEN
800ｍＶであるから）R7＝5KΩ、R15＝10KΩ、
R22＝10Ωに設定すれば、（11）式を満足する。 第５図は本発明の第５の実施例であつて、第２
図のダイオード１６をPNPトランジスタ２３で
置換したものである。この回路の利点は、主電流
IFの一部をPNPトランジスタ２３のコレクタ電流
としてバイパスするため、その分だけスイツチ１
の電流容量が小さくてすみ、スイツチサイズ（集
積化した場合には、チツプ上の占有面積）を小さ
くすることができることにある。 第５図のターンオン／オフ動作については第２
図のものと同じであるので、説明を省略する。
（（第２図の説明文中で、「ISD」を「ISP′」（２３の
ベース・エミツタ接合の逆方向飽和電流）に置き
換え、「１６のPN接合面積」を「２３のベー
ス・エミツタ接合面積」に置き換えればよい。）） 第６図は、本発明の第６の実施例であつて、第
２図のスイツチ回路を双方向で使用できるように
したものである。 第６図で２９はマルチエミツタ・マルチコレク
タ・PNPトランジスタであり、第８図は集積化
した場合のその模擬的な断面形状である。第８図
で４３は主表面、３４は分離領域、４４はＮ形領
域、４５〜４９はＰ形領域である。また５０はベ
ース端子、５１は第１コレクタ端子、５３は第２
コレクタ端子、５２は第１エミツタ端子、５４は
第２エミツタ端子であつて、第８図の５０〜５４
はそれぞれ第６図中の５０〜５４に対応する。第
９図は２９の他の実施例であつて、５５はＮ形領
域、５６〜５９はＰ形領域である。５０〜５４は
第８図の５０〜５４と同じである。第８図と第９
図を比べた場合、第８図の利点は第１エミツタか
ら第１および第２コレクタに到る電流伝達特性
（電流増幅率）を同一にできるとともに、第２エ
ミツタから第１および第２コレクタに到る電流伝
達特性を同一にすることができるということであ
る。（第９図の構成では、第１エミツタ５２から
第１コレクタ５１への電流増幅率の方が、第２コ
レクタ５３への電流増幅率より大きい。）一方、
第９図の利点はトランジスタ２９のサイズを小さ
くできることである。 また、第６図で３０はNPNトランジスタ３１
と３２のコレクタ領域を共通化したものであり、
集積化したときの模擬的断面形状を第１０図に示
す。第１０図で、６０と６３，６４はＮ形領域、
６１と６２はＰ形領域である。また、６５はコレ
クタ端子、６７は第１ベース端子、６８は第２ベ
ース端子、６６は第１エミツタ端子、６９は第２
エミツタ端子であつて、それぞれ第６図中の６５
〜６９に対応する。 また第１０図で、６２，６０，６１はそれぞれ
ラテラル形PNPトランジスタ２６のエミツタ、
ベース、コレクタとしても動作することができ
る。すなわち、第６図の３０は第２図のPNPN
スイツチ１にＮ形エミツタ領域６４が付加された
ものと等価である。（第１主端子４が第２主端子
５よりも高電位である状態でスイツチ３０がオン
となつたとき、Ｎ形エミツタ６４とＰ形ベース６
２は逆バイアスされるので、第６図の３０は第２
図の１と電気的に等価である。） 第６図のターンオン／オフ動作を、第１主端子
が第２主端子よりも高電位である場合について説
明する。第２主端子の方が高電位にある場合に
は、第６図の回路要素の上下対称の位置関係にあ
るものを入れ替えて考えればよいので、説明を省
略する。 まず、スイツチ３０をターンオンするには端子
６を介してゲート駆動電流IGを供給する。すると
IGの一部はダイオード２５を通つてNPNトラン
ジスタ２８のベースに流入し、トランジスタ２８
はオンとなる。（トランジスタ２８がオンとなる
のでIGの残りの分はダイオード２４→NPNトラ
ンジスタ２７のベース→コレクタ→２８のコレク
タの経路でもつて、トランジスタ２８のコレクタ
電流の一部となつて流れる。） これにより、PNPトランジスタ２９がオンと
なり図の外部から第１主端子を介して電流が第１
エミツタ５２に流入し、その一部は第１コレクタ
５１を通つてNPNトランジスタ３２のベースに
到達し、トランジスタ３２がオンとなる。従つ
て、トランジスタ３２のコレクタ電流がダイオー
ド１６を流れるので、PNPトランジスタ２６の
ベースと第１主端子４との間の電位差はPN接合
１段分の導通電圧と等しくなる。一方、トランジ
スタ２９の第２コレクタ５３によりトランジスタ
２６のエミツタの電位は第１主端子４の電位まで
引き上げられる。これによりトランジスタ２６の
ベース・エミツタ接合が導通可能となり、トラン
ジスタ３２のコレクタ電流の一部がトランジスタ
２６のベース電流となり、トランジスタ２６がオ
ンし、この結果、スイツチ３０全体がターン・オ
ンする。 スイツチ３０をターン・オンするには、まず、
ゲート電流IGの供給を停止し、トランジスタ２８
と２９をオフにする。このとき第２図について説
明したのと同様に動作する。（２６→２，３２→
３に置き換える。）なおスイツチ３０がターン・
オフするための条件は、式(5)で与えられる。 （発明の効果） 以上説明したように、本発明によれば、
PNPNスイツチがターンオフさせるのに、オフ
駆動用の回路が不要であるので、従来回路と比べ
て回路素子数が少なくて済み、特に集積化した場
合には、チツプ上の占有面積が小さくなるという
効果がある。
第１図乃至第６図は本発明の半導体スイツチ回
路の実施例、第７図乃至第１０図は本発明に適用
できるトランジスタの模擬的な断面形状を示す
図、第１１図乃至第１４図は従来のPNPNスイ
ツチの回路図を示す。 １……スイツチ、４，５，６，８，１２，３９
〜４２，５０〜５４，６５〜６９……端子、２，
３，９，１１，１３，１７，１８，１９，２０，
２３，２６，２７，２８，２９，３０，３１，３
２……トランジスタ、７，１４，１５，２２……
抵抗、１６，２１，２４，２５，３３……ダイオ
ード、１０……電圧源。
路の実施例、第７図乃至第１０図は本発明に適用
できるトランジスタの模擬的な断面形状を示す
図、第１１図乃至第１４図は従来のPNPNスイ
ツチの回路図を示す。 １……スイツチ、４，５，６，８，１２，３９
〜４２，５０〜５４，６５〜６９……端子、２，
３，９，１１，１３，１７，１８，１９，２０，
２３，２６，２７，２８，２９，３０，３１，３
２……トランジスタ、７，１４，１５，２２……
抵抗、１６，２１，２４，２５，３３……ダイオ
ード、１０……電圧源。
Claims (1)
- 【特許請求の範囲】 １ 等価的に第１の導電型の第１のトランジスタ
と第２の導電型の第２のトランジスタのそれぞれ
のベースとコレクタとを接続して成るPNPN構
造の半導体スイツチと、第１の導電型の第３と第
４のトランジスタと、第２の導電型の第５のトラ
ンジスタと、第１と第２の抵抗と、PN接合を有
する回路素子とを備え、前記第３と第４のトラン
ジスタのエミツタと、第１の抵抗の一端と、PN
接合を有する回路素子の一端とを接続して、第１
の主端子とし、前記第２と第５のトラジスタのエ
ミツタと、第２の抵抗の一端とを接続して、第２
の主端子とし、前記第５のトランジスタのベース
をゲート端子とし、前記第５のトランジスタのコ
レクタと、第３と第４のトランジスタのベースと
を接続し、前記第３のトランジスタのコレクタ
と、第２のトランジスタのベースと、第２の抵抗
の他端とを接続し、前記第１のトラジスタのエミ
ツタと第４のトランジスタのコレクタと、第１の
抵抗の他端とを接続し、前記第１のトランジスタ
のベースと、PN接合を有する回路素子の他端と
を接続したことを特徴とする半導体スイツチ回
路。 ２ 第３と第４のトランジスタは１個のマルチ・
コレクタ・トランジスタであることを特徴とする
特許請求の範囲第１項記載の半導体スイツチ回
路。 ３ PN接合を有する回路素子は１個以上のダイ
オードであることを特徴とする特許請求の範囲第
１項または第２項記載の半導体スイツチ回路。 ４ PN接合を有する回路素子は第１の導電型の
第６のトラジスタであつて、該第６のトランジス
タのエミツタを第１の主端子に接続し、ベースを
第１のトラジスタのベースに接続し、コレクタを
第２の主端子に接続したことを特徴とする特許請
求の範囲第１項または第２項記載の半導体スイツ
チ回路。 ５ PN接合を有する回路素子はダイオードと抵
抗との直列接続であることを特徴とする特許請求
の範囲第１項または第２項記載の半導体スイツチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000343A JPS61159821A (ja) | 1985-01-08 | 1985-01-08 | 半導体スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000343A JPS61159821A (ja) | 1985-01-08 | 1985-01-08 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61159821A JPS61159821A (ja) | 1986-07-19 |
| JPH0422367B2 true JPH0422367B2 (ja) | 1992-04-16 |
Family
ID=11471219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000343A Granted JPS61159821A (ja) | 1985-01-08 | 1985-01-08 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61159821A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009033970B4 (de) * | 2009-07-15 | 2012-05-31 | Heiko Kersten | Löschbare Thyristorschaltung mit zwei Gates |
-
1985
- 1985-01-08 JP JP60000343A patent/JPS61159821A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61159821A (ja) | 1986-07-19 |
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