JPH03253079A

JPH03253079A - Ｍｏｓ型半導体装置

Info

Publication number: JPH03253079A
Application number: JP2049358A
Authority: JP
Inventors: Masaaki Aoki; 正明青木; Katsuhiro Shimohigashi; 下東　勝博; Tatsuya Ishii; 達也石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-02
Filing date: 1990-03-02
Publication date: 1991-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は微細なＭＯＳ型半導体装置に係り、特に従来よ
りもずっと高速で動作し得る超薄膜ＳＯＩ型半導体装置
に関する。

〔従来の技術〕

従来超薄膜Ｓ○１型ＭＯＳデバイスとしては、シンボジ
ウ１３・オン・ＶＬＳＩテクノロジーのダイジェスト・
オン・テクニカル・ペーパーズ（１９８８年）第６１頁
から６２頁に論じられているような、酸化膜上の単結晶
Ｓｉ層表面に形成したＭＯＳトランジスタが有った。そ
の断面構造図を第２図に示す。第２図において２０はＳ
ｉ基板、２１はＳ　ｉ　Ｏ２層、２２は厚さ０．１５　
ｔｔｍ以下の薄いＳｉ単結晶層（超薄膜ＳＯＩ層）であ
る。

２３はゲート酸化膜、２４はゲート電極であり、２５．
２６はＳ○工層２２上に形成したソースおよびトレイン
拡散層である。Ｓ○工層２２の製法としてはＳｊの固相
エピタキシャル成長法、および酸化膜上に堆積して形成
したポリＳｉ層をＣＷ−Ａｒレーザを照射して再結晶化
する方法が有り、Ｓ○■構造の製法としては、この外に
Ｓｉ基板に酸素イオンを打込んでＳｉ０２層２１を作成
し、Ｓｉ表面側に単結晶Ｓｉ層２２を残す方法がある。

〔発明が解決しようとする課題〕

上記従来デバイスは、ＭＯＳトランジスタのチャネルか
形成される単結晶Ｓｉ層（８０１層）を酸化膜上に作成
しているため、Ｓ、ＯＩ層の結晶性が十分良好でなく、
欠陥が多いとの問題があった。

このためキャリア移動度が低下し、超薄膜Ｓ○■構造の
最大の特長である高速動作が難しくなるとの問題が有っ
た。

また従来デバイスでは、ゲート加工寸法限界が電子線（
ＥＢ）リソグラフィーの加工限界によっており、現状で
は１０ｎｍゲートが加工の限界であるとの問題が有った
。

本発明の目的は上記の従来デバイスの問題を解決し、チ
ャネル領域の結晶性が良好のため移動度が高く、また１
０ｎｍ以下の短いチャネル長が形成できる超薄膜Ｓ○■
型ＭＯＳデバイスを提供することにある。

〔課題を解決するための手段〕

本発明は上記目的を達成するために、第工図に示すよう
に、Ｓｉ基板の表面領域に順次形成したソース、チャネ
ル、トレインの３層の半導体層を２つの互に平行なトレ
ンチで挾んだものである。

そして一方のトレンチの内壁にゲート酸化膜形成後、ポ
リシリコンゲート電極を形成したものである。さらに第
二のトレンチ内に該トランジスタのチャネル裏面全面に
隣接して絶縁層を形成したものである。そして該一対の
トレンチ間の距離を１５０ｎｍ以下に挾めたものである
。このようにして本発明は、一対のトレンチ間に、縦型
の超薄膜ＳＯＩＭＯＳトランジスタを実現したものであ
る。

また本発明は前記第二のトレンチ内にソース端子取り出
し用の高濃度ポリシリコン層を形成したものである。

また本発明は第５図に示すように、該ＭＯＳトランジス
タ間の絶縁分離をトレンチアイソレーション法で行なっ
たものである。

さらに本発明は第４図に示すように、ゲート端子の取り
出しを高濃度ポリン１．１コン層で行なシ）。

素子分離用溝型領域（トレンチアイソレーション部）表
面にて配線コンタクトをとることにしたものである。

〔作用〕

本発明はその基本構造を第１図に示すように、Ｍ　ＯＳ
　トランジスタのソース、チャネル、トレインとなる各
半導体層を垂直方向に重ねて形成し、これを二つの互に
平行なトレンチで挾み込んで縦型の超薄膜ＳＯ′Ｘ型Ｍ
ＯＳトランジスタを作成したものである。チャネル部１
３はソース領域１２の上にエピタキシャル成長により形
成するか、または深いイオン打込み法でソース領域１２
を形成した残りの表面部として形成されるので、従来型
ＳＯＩデバイスの場合に比べてその結晶性をずっと良好
に出来た。従ってキャリア移動度は従来デバイスの約１
．５倍となった。

さらに、チャネル部１３を分子線エピタキシー（ＭＢＥ
）ｍなどを用いて作成すれば、ｌＱｎｍ以下までの微細
化が可能であり、従って、極めて短いチャネルを有した
超薄膜ＳＯＩ型ＭＯＳｌ〜ランジスタが実現できた。こ
れによりキャリアのパリスティック輸送も可能となる。

また本発明は前記一対のトレンチ間隔を１５０ｎｍ以下
に挾めた。

前出の文献、シンポジウム・オン・ＶＬＳＩテクノロジ
ーのダイジェスト・オン・テクニカル・ペーパーズ（１
９８８年）第６１頁から６２頁によると、８０１層の厚
さが１５０ｎｍ以下であると、超薄膜ＳＯＩＭＯＳトラ
ンジスタの特長であるバルク型Ｓ○■デバイスに比べて
高移動度であるとの特長が現われると論しられており、
従って本発明はトレンチ間隔を挾めることで超薄膜ＳＯ
Ｉ型ＭＯＳトランジスタの特長を実現した。

また本発明構造によるＳ○■型ＭＯＳトランジスタは、
チャネル部の結晶性が良いので、特に低温デバイスとし
て有用である。１００Ｋ以下の低温では、キャリア移動
度はフォノン散乱よりも結晶欠陥や不純物による散乱に
よって制限されており、良好な結晶性が大幅な移動度増
加を生じるからである。

また本発明は、第１図に示すように、縦型超薄膜５Ｏ１
１〜ランジスタの基板側、すなわちゲートとは反対側の
トレンチに高濃度ポリシリコン１０２゜１０３によって
ソース端子の取り出し配線を形成したもので、これによ
りソース抵抗を増すことなしにソース端子の取り出しが
出来た。

また本発明では、素子間の絶縁分離をトレンチアイソレ
ーション法で行なうので、縦型ＳＯＩＭＯＳトランジス
タの電気的絶縁分離が可能となった。

さらに本発明ではゲート端子の取り出しを素子間分離用
の溝型領域表面から行なうことにしたので、第４図（Ｂ
）に実施例を示したようにゲート電極層４０７を絶縁層
４０６と４０８の間に領域限定出来た。これにより、ソ
ースおよびドレインとゲート間の容量を増すことなしに
ゲート端子の取り出しが出来た。

〔実施例〕

以下、本発明の第一の実施例を第１図により説明する。

第工図において、１１はｐ型Ｓｉ基板、１２．１３．１
４は縦型ｎＭＯＳ）−ランジスタのソース、チャネル、
トレインである。ここでチャイ、ル部３は高濃度不純物
領域であるソース層の上に９００℃付近の温度のエピタ
キシャル成長、もしくは低温での分子線エピタキシャル
（ＭＢＥ）成長によって形成されたものである。１５．
１６は該縦型ＭＯＳトランジスタを間に挾み込んだ一対
の平行なトレンチで、ハロゲン系ガスイオンによる反応
性イオンスパッタリング法で形成したものである。一対
のトレンチ間隔はＥＢリソグラフィー技術により、１５
０ｎｍ以下に挾めてチャネル部を超薄膜化している。１
０１はトレンチ５の内壁に形成したトランジスタのゲー
ト酸化膜であり、１．７，１８．１９は該トレンチ内に
順次堆積して形成した絶縁層、ポリシリコンゲート電極
、さらにその上の絶縁層である。ゲート端子取り出しは
、素子間分離溝型領域の表面より行なう。

］−０２はトレンチ１６内に堆積形成したｎ型高濃度ポ
リシリコン、１０４はその上に堆積した絶縁層であり、
↓０３は該絶縁層堆積後に再度トレンチを設けてその中
に堆積したｎ型高濃度ポリシリコン層である。１０２，
１０３はソース端子の取り出し配線となる。

本実施例によれば、縦型ｎチャネルＭＯＳトランジスタ
が絶縁Ｎ１０４の上に形成されており、かつチャネル部
の厚さが１５０ｎｍ以下と薄くなっているので、縦型の
超薄膜ＳＯＩＭＯＳトランジスタが実現できた。本発明
デバイスのチャネル部１３はソース層２の上にエピタキ
シャル成長法によって形成されたので、従来型Ｓ○■デ
バイスに比べてその結晶性が極めて良好であり、従って
キャリア移動度も従来値の約１．５倍に増加した。

本実施例のｎＭＯＳｈランジスタの７７にでの電気伝導
度を従来素子と比へで第３図に示す。ここでデバイスの
チャネル長は０．１μｍである。

本発明では移動度改善効果のため、電気伝導度も従来値
の約１．５　に増加した。

またチャネル部１３を分子線エピタキシー法で作成すれ
ば、その結晶成長層の厚さは１０ｎｍ以下と薄くでき、
従って１．０　ｎ　ｍ以下の短いチャネルを有する超薄
膜Ｓ○■型ＭＯ，Ｓトランジスタを作成することが出来
た。このチャネル長はキャリアの平均自由行程と同程度
かそれよりも短く、従ってキャリアはフォノンまたは不
純物による散乱を全く受けることなくソースからトレイ
ンまで走行出来（パリスティック伝導）、非常に高速の
トランジスタ動作が実現出来た。

次に本発明の第二の実施例を第４図により説明する。本
実施例は本発明をＣＭＯＳデバイスに適用したものであ
る。

第４図（Ａ）は断面構造図で、この図において４１はｎ
型Ｓｉ基板、４２はｎウェル、４３はｎウェルである。

ｎ　Ｍ　ＯＳ　ｈランジスタは、ｎ型高濃度不純物領域
４４．４６をそれぞれドレイン、ソースとし、トレンチ
４１４内に形成する４０４をゲート酸化膜、４０７をゲ
ート電極として形成される。４０１゜４０３はゲート電
極と反対側のトレンチ４↓５に形成されたｎ型の高濃度
ポリシリコンであって、ソース端子の取り出し配線とな
る。４０２は前記トレンチ４１５内に形成された絶縁層
である。

ｐ　Ｍ　ＯＳ　トランジスタはｎ型高濃度不純物領域４
７．４９をそれぞれトレイン、ソースとして、トレンチ
４１４尚の４０５をゲー）−絶縁膜、４０７をゲート電
極として形成される。４０１′４０３′は、もう一方の
トレンチ４↓６内に形成されたｐ型の高濃度ポリシリコ
ンであって、ソース端子の取り出し配線となる。４０２
′はトレンチ４１６内に形成された絶縁層である。４０
９はＰ型窩濃度不純物領域であってｎウェル電極であり
、４１０はｎ型高濃度不純物領域であってｎウェル電極
となる。４．０７はｎ＋Ｐ両ＭＯＳに対して共通なゲー
ト電極であり、第４図（Ｂ）に示すように、素子間分離
領域４１７の表面で配線コンタクトを取っている。ゲー
ト電極４０７を入力端子として、４４．４７を接続して
出力端子４１１とし、４１３を電源端子、４１２を接地
端子とすることにより、本発明のＣＭＯＳインバータ回
路が実現できる。

本実施例では、トレンチ４１４，４１５間ノ間隔、およ
びトレンチ４１４，４１６間の間隔をいずれもＥＢリソ
グラフィー技術によって１５０ｎｍ以下に挾め、チャネ
ル部を超薄膜化した。これにより、ｎ＋９両ＭＯＳとも
に絶縁層（４０２゜４０２′）上に形成された超薄膜Ｓ
○■型ＣＭＯＳデバイスが実現できた。

また両ＭＯＳのチャネル部は９００　’Ｃ付近のエピタ
キシャル成長、または低温での分子線エピタキシー法で
形成されているので、光の実施例と同様にしてキャリア
移動度が従来値の約１．５倍に増加した。チャネル長は
分子線エピタキシー適用時には１０ｎｍ以下まで短縮出
来た。

なお、本実施例では、ソース端子の取り出しを高濃度ポ
リシリコン層４０１と４０３で行ない、ゲート端子の取
り出しを高濃度ポリシリコン層４０７で行なったので、
ソース抵抗を増すことなく、またゲートとソースおよび
ドレイン間の寄生容量を増すことなく、該端子のＳｉ表
面への取り出しが可能となった。

第５図は第４図（Ａ）の破線部でのゲート幅方向断面図
である。第５図により本発明ＣＭＯＳデバイスの素子分
離方式を説明する。第５図において４王はｎ型Ｓｉ基板
、４２はｐウェルである。

５１．５２は素子分離用溝型領域である。４６゜４４を
ソース、ドレインとして４５をチャネル部とする第一の
ｎ　Ｍ　ＯＳ　トランジスタは、これに隣り合い、４６
’　、４４′、４５’　をソース、トレイン、チャネル
とする第二のｎＭＯｓトランジスタと、溝型領域（トレ
ンチ）５１により電気的に絶縁分離されている。さらに
第一のｎＭＯＳ＋トランジスタは、やはりこれに隣り合
い４６“、４４＃４５”をソース、ドレイン、チャネル
とする第三のｎＭＯｓトランジスタとトレンチ５２によ
り電気的に絶縁分離されている。このように本発明によ
る集積回路ではトレンチアイソレーション法によって素
子間の絶縁分離が可能である。

以下本発明ＣＭＯＳデバイスの製法を第６図によって説
明する。

先ずＳｉ基板６１にｐウェル６２およびｎウェル６３を
ボロンおよび燐のイオン打込法で形成する。次いで砒素
をイオン打込みしてｎ　Ｍ　ＯＳのソースとなるｎ型高
濃度不純物領域６６を形成し、またボロンを打込んでｐ
壁高濃度不純物領域６９を形成する。次に選択エビのマ
スク用にウェハ全面に熱酸化膜１５を形成する。その後
ハロゲン系ガスイオンによる反応性イオンスパッタリン
グ法でトレンチ６０１を形成しく第６図（Ａ））、トレ
ンチ内に選択エピタキシャル成長法によりトランジスタ
のチャネル部となる単結晶Ｓｉ層６０２を形成する。Ｓ
ｉ層６０２の不純物濃度は１０１６の一３以下が良い。

選択エピタキシャル成長条件としては、キャリアガス（
Ｈ２）の流量を１２０Ｑ／ｍｉｎとし、ソースガスに５
ｉＨ２ＣＱ２（流量：０．３　Ｑ　／ｗｉｎ　）とＨＣ
ＱＣ流量：　ｌ　、　３　Ｑ　／ｍ１ｎ）を用い、成長
圧力５０Ｔｏｒｒ、成長温度９００　’Ｃとした。次い
でｎ、ｐＷＪＭＯＳのドレインとなる高濃度不純物領域
６４．６７を砒素とボロンのイオン打込みによって形成
する（第６図（Ｂ））。

次に６１０をレジストマスクとして、反応性イオンスパ
ッタリング法でトレンチ６０４，６０５を形成する（第
６図（Ｃ））。該トレンチ内にソース端子の取り出し配
線部となる高濃度ポリシリコンロ０７を堆積し、次いで
絶縁層６０８を堆積後、再度１−レンチを形成してポリ
シリコン層６０９を形成する。次いで６１０′をレジス
トマスクとしてトレンチ６０３を形成する。トレンチ６
０３゜６０４間、およびトレンチ６０３，６０５間の間
隔は↓５０ｎｍ以下にせばめる（第６図（Ｄ））。

なお前記トレンチ６０３，６０４，６０５をＥＢリソグ
ラフィー技術により同時形威し、その後トレンチ内構造
を順次に形成することも可能である。

次に両Ｍ　ＯＳのゲート酸化膜６１１，６１２をトレン
チ６０３の内壁に形成し、絶縁層６１３を堆積後、高濃
度ポリシリコンゲート層６コ４をその上に堆積し、さら
にその上に再度、絶縁層６１５を堆積して、本発明の超
薄膜Ｓ○工梨型ＣＭＯＳデバイス作成した（第６図（Ｅ
））。なおポリシリコン層６１４は、素子間分離用溝型
領域まで伸ばし、そこでＳｉ表面へ取り出している。

なおトランジスタのチャネル部となる単結晶Ｓｉ層６０
２の製法としては選択エピタキシャル成長法を用いた製
法を上記したが、６０２は分子線エピタキシー（ＭＢＥ
）法によっても形成可能であり、この場合には両ＭＯＳ
トランジスタのトレイン領域もＭＢＥ法で作成できる。

ＭＢＥ法による本発明ＣＭＯＳデバイスの製法を第７図
によって説明する。

本製法ではＳｉ基板にｎ＋Ｐ両ウェつ７２゜７３とｎ＋
Ｐ両ＭＯＳ）−ランジスタのソース領域７６．７９、お
よびＭ　Ｂ　Ｅ用のマスクとして酸化膜７０２を形成後
、トレンチ７０１を形成しく第７図（Ａ））、次いでト
レンチ内にＭＢＥ法で厚さ１０ｎｍ以下の単結晶Ｓｉ層
７０３を形成してｎ　Ｍ　ＯＳのチャネル部とする。Ｍ
ＢＥ法では超高真空中で清浄なＳｉ分子線とボロン分子
線を同時にＳｉ基板に照射する。この時の成長温度は４
５０°Ｃ〜９５００Ｃであり、Ｓｉビーム密度は８Ｘ１
０１４／ａｎ　　−ｓと８　Ｘ　１０１５／ａｎ２・ｓ
の間の値とする。

成長層の不純物濃度は１０１°（１）−゛以下が良い。

次いでｎ　Ｍ　ＯＳのドレインとなるｎ型高不純物濃度
層（不純物；砒素）７０４をやはりＭＢＥ法で形成する
（第７図（Ｂ））。

次に７０４表面を酸化膜で被覆後、トレンチ７０７を形
成し、ｎＭＯＳｈランジスタと同様にしてｐＭＯＳｌ−
ランジスタのチャネル７０５とトレイン７０６をＭＢＥ
法で形成する（第７図（Ｃ））。

その後のＣＭＯＳデバイス作成工程は前述の選択エビ採
用時の工程と同様である（第６図参照）。

本発明の第三の実施例を第８図により説明する。

第８図においてＳｉはＰ型Ｓｉ基板、８２はｎ型高濃度
不純物領域でソースとなる。８３はチャネル部、８４は
ドレインである。８９，８０１は本発明の縦型ＳＯＩＭ
ＯＳトランジスタを挾む一対のトレンチで、８５，８６
．８７はトレンチ８９内に順次形成されたゲート酸化膜
、ポリシリコンゲート電極およびその上の絶縁層である
。８８はトレンチ８０１に形成された絶縁層で、チャネ
ル裏面に隣接している。本実施例ではｎ型高濃度不純物
領域をもってソース端子の８５表面への取り出しを行な
ったので、第一および第二の実施例で行なつたソース端
子取り出し用ポリシリコンの形成が不要となりプロセス
工程が簡単となった。

本発明の第四の実施例を第９図により説明する。

本実施例が第三の実施例と異なる点は、チャネル裏面側
のトレンチ内構造をゲート側構造と同一にしたことであ
る。すなわち９９がポリシリコン基板電極、９８と９０
２が絶縁層である。本実施例では、ＥＢリソグラフィー
技術によって、相互の間隔が↓５０ｎｍ以下の一対のト
レンチ９９゜９０１を形成後、両トレンチ内の構造を同
時形成できるとの利点がある。また基板電極を具備して
おり、これによりトランジスタ特性を制御できるとの利
点も有る。

なお、上記第一、第三、第四の実施例では、Ｓｉ基板に
Ｐ型Ｓｉを用いて、縦型で超薄膜ＳＯＩ型のｎ　Ｍ　Ｏ
Ｓ　トランジスタを形成する場合について述べたが、本
発明はＳｉ基板にｎ型Ｓｉを用いて、ＰＭＯＳトランジ
スタを形成する場合にも実現可能であることは勿論であ
る。

〔発明の効果〕

本発明の効果をまとめると次のようになる。

本発明は、Ｓｉ基板表面に設けた一対の平行なＩ・レン
チによって挾み込んだ薄いＳｉ結晶層に縦型ＭＯＳ）−
ランジスタを形成して、超薄膜Ｓ○■型５ｉＯＳトラン
ジスタおよびＣＭＯＳデバイスを作成したものであり、
従来型よりもチャネル部の結晶性を良くしてキャリア移
動度を増加できる。

またチャネル部をエピタキシャル成長で形成できるので
、１０ｎｍ以下までの短チヤネル化が可能であり、従っ
てハリスティック伝導デバイスを実現できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す素子断面図、第２
図は従来デバイスの構造を示す断面図、第３図は本発明
の実施例の電気伝導度の測定結果を示す特性図、第４図
は本発明の第二の実施例を示す素子断面図、第５図は実
施例の素子分離構造を示す断面図、第６図は本発明の実
施例の第一の製造工程を示す断面図、第７図は本発明の
実施例の第二の製造工程を示す断面図、第８図と第９図
は本発明の第三および第四の実施例を示す素子断面図で
ある。１１・　ｐ型Ｓｉ基板、１２・・・ソース、１３・・・
ＳＯＩ層（チャネル）、１４・・トレイン、１５．１６
・トレンチ、１７・・・絶縁層、１８・・ポリシリコン
ゲート電極、↓９・・絶縁層、１０１・・・ゲート酸化
膜、１０２．１０３・・高濃度ポリシリコン、１０４・
・・猶区ゲート電圧（ｖ）８４（８）図４／７１）＃１ｔｆｆｉＡ−％９１ＪＡ図＼ヘパ０大：）−ｒ％＞ゝ勺Ｓ〜）ＸＹぺ１勺Ｎ６１５記＃絖猶図

Claims

【特許請求の範囲】１、Ｓｉ基板上に、該基板表面に開口部を有する一対の
平行なトレンチを有し、該一対のトレンチに挾まれたＳ
ｉ層の第１導電型領域によってソース・ドレインが形成
され、該ソース・ドレイン間の第２導電型領域によって
トランジスタのチャネルが形成され、第一のトレンチ内
に絶縁ゲートが形成されてなる第２導電型ＭＯＳトラン
ジスタを有し、第二のトレンチ内に、該トランジスタの
チャネル裏面全面に隣接して形成された絶縁層を有する
ことを特徴とするＭＯＳ型半導体装置。２、前記ＭＯＳトランジスタ間に第三のトレンチを有し
、該トレンチ内に絶縁層が形成されてなるＭＯＳトラン
ジスタ間の電気的絶縁分離領域を有することを特徴とす
る特許請求の範囲第１項記載のＭＯＳ型半導体装置。３、前記第二のトレンチ内に、ソース端子取り出し用の
高濃度ポリシリコン層を有することを特徴とする特許請
求の範囲第１項および第２項のいずれかに記載のＭＯＳ
型半導体装置。４、前記トランジスタのゲート端子のＳｉ表面への取り
出しを前記トランジスタ間の絶縁分離領域表面にて行な
うことを特徴とする特許請求の範囲第１項、第２項およ
び第３項のいずれかに記載のＭＯＳ型半導体装置。５、Ｓｉ基板上に第１導電型ウェルと第２導電型ウェル
を有し、該二つのウェル間にウェル間を電気的に絶縁分
離しかつ開口部を基板表面に有するトレンチを有し、該
トレンチに平行でかつ開口部を第１導電型ウェル表面に
有するトレンチを第１導電型ウェルに有し、該一対のト
レンチに挾まれた領域に順次形成された第２導電型の高
濃度不純物領域、第１導電型領域、および第２導電型の
高濃度不純物領域のうちの高濃度不純物領域によってソ
ース、ドレインが形成され、該ソース・ドレイン間の第
１導電型領域によってチャネルが形成され、前記ウェル
間のトレンチ内に絶縁ゲートが形成されてなる第２導電
型ＭＯＳトランジスタを有し、前記第１導電型ウェル内
のトレンチに、該トランジスタのチャネル裏面全面に隣
接して形成された絶縁層を有し、かつ前記ウェル間のト
レンチに平行でかつ開口部を第２導電型ウェル表面に有
するトレンチを第２導電型ウェルに有し、該一対のトレ
ンチに挾まれた領域に順次形成された第１導電型の高濃
度不純物領域、第２導電型領域、および第１導電型の高
濃度不純物領域のうちの高濃度不純物領域によってソー
ス、ドレインが形成され、該ソース・ドレイン間の第１
導電型領域によってチャネルが形成され、前記ウェル間
のトレンチ内に絶縁ゲートが形成されてなる第１導電型
ＭＯＳトランジスタを有し、前記第２導電型ウェル内の
トレンチに該トランジスタのチャネル裏面全面に隣接し
て形成された絶縁層を有することを特徴とするＭＯＳ型
半導体装置。６、トレンチ間にトランジスタのソース、ドレイン、チ
ャネル部を含む前記一対のトレンチの間隔を１５０ｎｍ
以下とすることにした特許請求の範囲第１項、第２項、
第３項、第４項および第５項のいずれかに記載のＭＯＳ
型半導体装置。７、前記トランジスタのチャネル部をエピタキシャル成
長法で形成することを特徴とする特許請求の範囲第１項
、第２項、第３項、第４項、第５項および第６項のいず
れかに記載のＭＯＳ型半導体装置。８、前記エピタキシャル成長法がＭＢＥ法であることを
特徴とする特許請求の範囲第７項記載のＭＯＳ型半導体
装置。９、１５０Ｋ以下の動作温度に冷却するための冷却手段
を具備した、特許請求の範囲第１項、第２項、第３項、
第４項、第５項、第６項、第７項および第８項記載のＭ
ＯＳ型半導体装置。１０、液体窒素温度、またはその近傍の温度範囲で動作
させることを特徴とする特許請求の範囲第９項記載のＭ
ＯＳ型半導体装置。