JPS6157714B2 - - Google Patents
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- Publication number
- JPS6157714B2 JPS6157714B2 JP53148356A JP14835678A JPS6157714B2 JP S6157714 B2 JPS6157714 B2 JP S6157714B2 JP 53148356 A JP53148356 A JP 53148356A JP 14835678 A JP14835678 A JP 14835678A JP S6157714 B2 JPS6157714 B2 JP S6157714B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- manufacturing
- polycrystalline silicon
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタ（以下Ｊ
―FETと略す）の製造方法に関するもので、特
にイオン注入等により不純物を拡散してチヤネル
となるウエルを形成して製造されるＪ―FETに
おける特性劣化を小さくする事を目的とする。
―FETと略す）の製造方法に関するもので、特
にイオン注入等により不純物を拡散してチヤネル
となるウエルを形成して製造されるＪ―FETに
おける特性劣化を小さくする事を目的とする。
従来のＪ―FETの構造を第１図に示す。この
構造のＪ―FETの一般的な製造方法を以下に説
明する。Ｐ形半導体基板１に選択的にＮ形不純物
〔たとえばリン（Ｐ）〕をイオン注入する。その後
所定のチヤネルが形成される様に熱処理を加えＮ
ウエル２を形成する。Ｐ形不純物の選択拡散によ
つてゲート領域３を形成する。この時の拡散深さ
によつてチヤネル厚みを制御しＪ―FETの特性
を決定する。Ｎ形不純物を選択拡散してソース４
およびドレイン５の領域を形成する。ソース４お
よびドレイン５に金属電極を形成する。一般にこ
の種のＪ―FETはゲート領域３とＰ形半導体基
板１とが表面で電気的に接続される構成となつて
いるためゲート電極ＧはＰ形半導体基板１の裏面
から取り出される。
構造のＪ―FETの一般的な製造方法を以下に説
明する。Ｐ形半導体基板１に選択的にＮ形不純物
〔たとえばリン（Ｐ）〕をイオン注入する。その後
所定のチヤネルが形成される様に熱処理を加えＮ
ウエル２を形成する。Ｐ形不純物の選択拡散によ
つてゲート領域３を形成する。この時の拡散深さ
によつてチヤネル厚みを制御しＪ―FETの特性
を決定する。Ｎ形不純物を選択拡散してソース４
およびドレイン５の領域を形成する。ソース４お
よびドレイン５に金属電極を形成する。一般にこ
の種のＪ―FETはゲート領域３とＰ形半導体基
板１とが表面で電気的に接続される構成となつて
いるためゲート電極ＧはＰ形半導体基板１の裏面
から取り出される。
この様にして製造されるＪ―FETはチヤネル
領域がイオン注入によつて正確に形成されるため
制御性が高く、一様性の良いＪ―FETが得られ
る事から、最近注目を集めている製造方法である
が以下に示す欠点が見い出された。
領域がイオン注入によつて正確に形成されるため
制御性が高く、一様性の良いＪ―FETが得られ
る事から、最近注目を集めている製造方法である
が以下に示す欠点が見い出された。
チヤネルとなるＮウエル２は表面からのイオン
注入等の不純物導入するため、Ｎウエル２の表面
の不純物濃度が必然的に高くなる。したがつてゲ
ート領域３とＮウエル２のPN接合の耐圧は表面
で決定される。このことから、高耐圧のＪ―
FETが製造できない。たとえばチヤネル濃度が
３×1016（atms.cm-3）の素子では30V以下となつ
てしまう。またこの表面での接合は無効容量を増
大させているので高周波特性を劣化させる現因と
なつている。さらに、Ｎウエル２は不純物濃度分
布からの制約で深くできないため、ソース４およ
びドレイン５の金属電極を形成する時に局所的に
深く合金化が進む事によつて発生するスパイク不
良が発生しやすい。ことに半導体製造工程として
汎用性が高いアルミニウム（Al）はスパイク不
良が発生しやすいため製造歩留りを低下させる主
因となつている。
注入等の不純物導入するため、Ｎウエル２の表面
の不純物濃度が必然的に高くなる。したがつてゲ
ート領域３とＮウエル２のPN接合の耐圧は表面
で決定される。このことから、高耐圧のＪ―
FETが製造できない。たとえばチヤネル濃度が
３×1016（atms.cm-3）の素子では30V以下となつ
てしまう。またこの表面での接合は無効容量を増
大させているので高周波特性を劣化させる現因と
なつている。さらに、Ｎウエル２は不純物濃度分
布からの制約で深くできないため、ソース４およ
びドレイン５の金属電極を形成する時に局所的に
深く合金化が進む事によつて発生するスパイク不
良が発生しやすい。ことに半導体製造工程として
汎用性が高いアルミニウム（Al）はスパイク不
良が発生しやすいため製造歩留りを低下させる主
因となつている。
本発明はこのような検射にもとづいてなされた
もので、本発明は、半導体基板上に形成された多
結晶半導体を介してウエルを形成する事によつ
て、ウエル表面の高濃度領域（多結晶半導体）を
低温酸化膜とし、耐圧の劣化を防ぎ、この多結晶
半導体を利用して金属電極のスパイク不良の発生
を防止する事を可能としたＪ―FETの製造方法
を提供するものである。
もので、本発明は、半導体基板上に形成された多
結晶半導体を介してウエルを形成する事によつ
て、ウエル表面の高濃度領域（多結晶半導体）を
低温酸化膜とし、耐圧の劣化を防ぎ、この多結晶
半導体を利用して金属電極のスパイク不良の発生
を防止する事を可能としたＪ―FETの製造方法
を提供するものである。
本発明のＪ―FETの製造方法の一実施例につ
いて第２図を用いて説明する。Ｐ形のシリコン半
導体基板６に多結晶シリコン７を膜厚0.1（μ
ｍ）程度形成する。多結晶シリコンはモノシラン
（SiH4）の熱分解法等によるCVD法で生成する。
（第２図Ａ） SiO2８等をマスクにしてＮ形不純物〔たとえ
ばリン（Ｐ）〕を選択的にイオン注入法または拡
散法によつて所定の熱処理を加えて基板６内に導
入しＮウエル９を形成する。チヤネル濃度として
３×1016atms・cm-3をイオン注入によつて形成す
るには、P+イオンを50KeVで１×1013atms・cm-2
注入し1100℃、５時間の熱処理によつて得られる
（第２図Ｂ）。ここで、基板６上に多結晶シリコン
７が形成されている為、高濃度領域は多結晶シリ
コン７中に形成されることとなる。
いて第２図を用いて説明する。Ｐ形のシリコン半
導体基板６に多結晶シリコン７を膜厚0.1（μ
ｍ）程度形成する。多結晶シリコンはモノシラン
（SiH4）の熱分解法等によるCVD法で生成する。
（第２図Ａ） SiO2８等をマスクにしてＮ形不純物〔たとえ
ばリン（Ｐ）〕を選択的にイオン注入法または拡
散法によつて所定の熱処理を加えて基板６内に導
入しＮウエル９を形成する。チヤネル濃度として
３×1016atms・cm-3をイオン注入によつて形成す
るには、P+イオンを50KeVで１×1013atms・cm-2
注入し1100℃、５時間の熱処理によつて得られる
（第２図Ｂ）。ここで、基板６上に多結晶シリコン
７が形成されている為、高濃度領域は多結晶シリ
コン７中に形成されることとなる。
しかる後、ソース、ドレインおよびゲートとな
る領域にCVD法によつてシリコン酸化膜
（SiO2）またはシリコン窒化膜（Si3N4）等の酸化抑
制膜１０を選択的に形成し、低温酸化を行なう。
これによつて表面のソース、ドレイン、ゲート形
成部以外の多結晶シリコン７は選択的に酸化され
SiO2７′となる。そして多結晶シリコンは７ａ，
７ｂ，７ｃに分割される。低温酸化は900℃30分
程度で0.1μｍの多結晶シリコン膜を酸化する事
が可能である（第２図Ｃ）。これは多結晶シリコ
ンが単結晶シリコンに比較して活性である事から
達成できたもので、従来の単結晶シリコンを酸化
して同等のものを得ようとすれば高温長時間の処
理を必要とし、濃度分布の変化がおこるため不都
合であつた。この様に、多結晶シリコン７を介し
てＮウエル９を形成し、多結晶シリコンに高濃度
領域を存在せしめ、この高濃度領域を低温酸化し
ている。従つてＮウエル９の表面不純物濃度が高
くならないとともに、Ｎウエル９の再拡散等の問
題をもたらすことがない。
る領域にCVD法によつてシリコン酸化膜
（SiO2）またはシリコン窒化膜（Si3N4）等の酸化抑
制膜１０を選択的に形成し、低温酸化を行なう。
これによつて表面のソース、ドレイン、ゲート形
成部以外の多結晶シリコン７は選択的に酸化され
SiO2７′となる。そして多結晶シリコンは７ａ，
７ｂ，７ｃに分割される。低温酸化は900℃30分
程度で0.1μｍの多結晶シリコン膜を酸化する事
が可能である（第２図Ｃ）。これは多結晶シリコ
ンが単結晶シリコンに比較して活性である事から
達成できたもので、従来の単結晶シリコンを酸化
して同等のものを得ようとすれば高温長時間の処
理を必要とし、濃度分布の変化がおこるため不都
合であつた。この様に、多結晶シリコン７を介し
てＮウエル９を形成し、多結晶シリコンに高濃度
領域を存在せしめ、この高濃度領域を低温酸化し
ている。従つてＮウエル９の表面不純物濃度が高
くならないとともに、Ｎウエル９の再拡散等の問
題をもたらすことがない。
次に、ゲートとなる領域の表面にSiO2，Si3N4
等拡散マスク膜１１を公知のフオトエツチ法によ
つて選択的に形成する事によつて、ソースおよび
ドレイン領域形成部に多結晶シリコン膜７ｂ，７
ｃを通してＮ形不純物を選択的に拡散する。これ
によつてソース領域１２、ドレイン領域１３が形
成される（第２図Ｄ）。しかるのち、ゲートとな
る領域へ選択的にＰ形不純物をイオン注入法等に
よつて多結晶シリコン７ａを通して導入しゲート
領域１４を形成する（第２図Ｅ）。
等拡散マスク膜１１を公知のフオトエツチ法によ
つて選択的に形成する事によつて、ソースおよび
ドレイン領域形成部に多結晶シリコン膜７ｂ，７
ｃを通してＮ形不純物を選択的に拡散する。これ
によつてソース領域１２、ドレイン領域１３が形
成される（第２図Ｄ）。しかるのち、ゲートとな
る領域へ選択的にＰ形不純物をイオン注入法等に
よつて多結晶シリコン７ａを通して導入しゲート
領域１４を形成する（第２図Ｅ）。
そして、ソース領域１２、ドレイン領域１３お
よびＰ形シリコン基板６の裏面（すなわちゲー
ト）へ各々金属電極１５，１６，１７を形成して
ウエフアー工程を終了し、第２図Ｆに示すＪ―
FETを得る。
よびＰ形シリコン基板６の裏面（すなわちゲー
ト）へ各々金属電極１５，１６，１７を形成して
ウエフアー工程を終了し、第２図Ｆに示すＪ―
FETを得る。
本発明のＪ―FETの製造方法における利点を
以下に説明する。従来、問題点とされていたＮウ
エル９表面の高濃度領域は本発明では多結晶シリ
コン７中にあり、しかもゲート領域１４の周囲の
Ｎウエル表面の多結晶シリコンはSiO2膜に変換
されている。したがつてＮウエルには従来のよう
に高濃度な表面が存在しないため耐圧の低下、容
量の増大という欠点を回避する事ができる。さら
に、本発明では、ソース領域１２およびドレイン
領域１３へ形成する金属電極１５，１６も多結晶
シリコン７ｂ，７ｃを介して形成される事となる
ので、スパイク不良は大幅に緩和される。これは
多結晶シリコンが活性であるため、金属電極と均
一に合金化するし、局所的な合金化の発生を未然
に防ぐためである。したがつて半導体製造工程で
汎用性の高いアルミニウム（Al）を電極材料と
しても用いても、製造歩留りを低下させる事はな
く工業的な利益を高める事ができる。
以下に説明する。従来、問題点とされていたＮウ
エル９表面の高濃度領域は本発明では多結晶シリ
コン７中にあり、しかもゲート領域１４の周囲の
Ｎウエル表面の多結晶シリコンはSiO2膜に変換
されている。したがつてＮウエルには従来のよう
に高濃度な表面が存在しないため耐圧の低下、容
量の増大という欠点を回避する事ができる。さら
に、本発明では、ソース領域１２およびドレイン
領域１３へ形成する金属電極１５，１６も多結晶
シリコン７ｂ，７ｃを介して形成される事となる
ので、スパイク不良は大幅に緩和される。これは
多結晶シリコンが活性であるため、金属電極と均
一に合金化するし、局所的な合金化の発生を未然
に防ぐためである。したがつて半導体製造工程で
汎用性の高いアルミニウム（Al）を電極材料と
しても用いても、製造歩留りを低下させる事はな
く工業的な利益を高める事ができる。
本発明のＪ―FETの製造方法は、イオン注入
または拡散法によつてウエルを形成する際、多結
晶シリコンを介して行ない。後に耐圧劣化の原因
となる領域は不動化し、金属電極が形成される領
域ではその特質を生かして有効利用して製造歩留
を向上させるところにその特徴がある。したがつ
て実施例ではＮチヤンネル形のＪ―FETについ
てのみ説明したが、Ｐチヤネル形のＪ―FETに
採用しても同様の効果が得られる。さらに半導体
基板についてもシリコンについてのみ説明したが
他の半導体たとえばゲルマニウム（Ge）、ガリウ
ム砒素（GaAs）であつても同様の効果が得られ
る。
または拡散法によつてウエルを形成する際、多結
晶シリコンを介して行ない。後に耐圧劣化の原因
となる領域は不動化し、金属電極が形成される領
域ではその特質を生かして有効利用して製造歩留
を向上させるところにその特徴がある。したがつ
て実施例ではＮチヤンネル形のＪ―FETについ
てのみ説明したが、Ｐチヤネル形のＪ―FETに
採用しても同様の効果が得られる。さらに半導体
基板についてもシリコンについてのみ説明したが
他の半導体たとえばゲルマニウム（Ge）、ガリウ
ム砒素（GaAs）であつても同様の効果が得られ
る。
第１図は従来のＪ―FETの構造断面図、第２
図Ａ〜Ｆは本発明の一実施例にかかるＪ―FET
の製造方法を説明するための製造工程図である。 ６……シリコン半導体基板、７，７ａ，７ｂ，
７ｃ……多結晶シリコン、８……SiO2、９……
Ｎウエル、１１……拡散マスク膜、１２……ソー
ス領域、１３……ドレイン領域、１４……ゲート
領域。
図Ａ〜Ｆは本発明の一実施例にかかるＪ―FET
の製造方法を説明するための製造工程図である。 ６……シリコン半導体基板、７，７ａ，７ｂ，
７ｃ……多結晶シリコン、８……SiO2、９……
Ｎウエル、１１……拡散マスク膜、１２……ソー
ス領域、１３……ドレイン領域、１４……ゲート
領域。
Claims (1)
- 【特許請求の範囲】 １ 一導電形の半導体基板の主面に多結晶半導体
を被着する工程、該多結晶半導体を介して基板と
逆導電形となる不純物を基板へ導入してウエルを
形成する工程、少なくともゲート領域側面の前記
多結晶半導体を酸化する工程、前記多結晶半導体
を介してゲートおよび表面に高濃度領域を有する
ソース、ドレインの各領域を形成する工程、前記
多結晶半導体を介して電極を形成する工程を備え
たことを特徴とする接合形電界効果トランジスタ
の製造方法。 ２ ウエルの形成をイオン注入法で行うことを特
徴とする特許請求の範囲第１項に記載の接合形電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835678A JPS5574182A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835678A JPS5574182A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5574182A JPS5574182A (en) | 1980-06-04 |
| JPS6157714B2 true JPS6157714B2 (ja) | 1986-12-08 |
Family
ID=15450916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14835678A Granted JPS5574182A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5574182A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756976A (en) * | 1980-09-22 | 1982-04-05 | Nec Corp | Manufacture of junction type field effect transistor |
| KR930020712A (ko) * | 1992-03-18 | 1993-10-20 | 김광호 | 접합 전계효과트랜지스터 및 그 제조방법 |
| US5248626A (en) * | 1992-08-28 | 1993-09-28 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating self-aligned gate diffused junction field effect transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382275A (en) * | 1976-12-28 | 1978-07-20 | Fujitsu Ltd | Production of semiconductor device |
-
1978
- 1978-11-29 JP JP14835678A patent/JPS5574182A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5574182A (en) | 1980-06-04 |
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