JPH03254537A - 同期伝送路の分岐回路 - Google Patents
同期伝送路の分岐回路Info
- Publication number
- JPH03254537A JPH03254537A JP2053330A JP5333090A JPH03254537A JP H03254537 A JPH03254537 A JP H03254537A JP 2053330 A JP2053330 A JP 2053330A JP 5333090 A JP5333090 A JP 5333090A JP H03254537 A JPH03254537 A JP H03254537A
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- JP
- Japan
- Prior art keywords
- data
- error
- transmission line
- reception
- station
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送路よりクロックに同期して複数の分岐路との間でデ
ータを送受信する同期伝送路の分岐回路に関し、 分岐によるデータの遅れを短縮することができるように
することを目的とし、 該受信データを格納する手段と、該受信データの該格納
手段への格納が終わる前に該格納データを取り出して該
分岐路へ同時に転送させると共に該データ転送中に該受
信データのエラーを検出する制御手段と、該分岐路との
データ送受信を行うと共に、該制御手段がエラー検出し
たとき該データ転送を中止してエラーデータを強制的に
送信するデータ送受信手段とで構成する。
ータを送受信する同期伝送路の分岐回路に関し、 分岐によるデータの遅れを短縮することができるように
することを目的とし、 該受信データを格納する手段と、該受信データの該格納
手段への格納が終わる前に該格納データを取り出して該
分岐路へ同時に転送させると共に該データ転送中に該受
信データのエラーを検出する制御手段と、該分岐路との
データ送受信を行うと共に、該制御手段がエラー検出し
たとき該データ転送を中止してエラーデータを強制的に
送信するデータ送受信手段とで構成する。
本発明は、同期伝送路の分岐回路に関し、特に伝送路よ
りクロックに同期して複数の入出力端子からデータを送
受信する同期伝送路の分岐回路に関するものである。
りクロックに同期して複数の入出力端子からデータを送
受信する同期伝送路の分岐回路に関するものである。
同期伝送路の分岐回路は、第６図（ａ）〜（Ｃ）に示す
ように同期クロックに同期したデータ■〜■を受信して
各方向（この場合は２方向）に分岐させるものであるが
、各データ分岐路でのクロックが異なる為、独立したデ
ータの処理が必要である。
ように同期クロックに同期したデータ■〜■を受信して
各方向（この場合は２方向）に分岐させるものであるが
、各データ分岐路でのクロックが異なる為、独立したデ
ータの処理が必要である。
第７図は従来の同期伝送路の分岐回路の構成例を示した
ものであり、図中、１は受信データを格納するＲＡＭ、
２はデータの送受信を制御するＣＰＵ、３１ａ〜３１ｃ
は例えば３方向の伝送路よりクロックに同期してデータ
■〜■を送受信するパラレル−シリアル変換部（Ｐ／Ｓ
）、４は送受信時間を規定するタイマ、５はＣＰＵ２が
実行するプログラムを保存するＲＯＭ、そして１０はこ
れらの各部を相互接続するためのアドレス／データ・バ
スである。
ものであり、図中、１は受信データを格納するＲＡＭ、
２はデータの送受信を制御するＣＰＵ、３１ａ〜３１ｃ
は例えば３方向の伝送路よりクロックに同期してデータ
■〜■を送受信するパラレル−シリアル変換部（Ｐ／Ｓ
）、４は送受信時間を規定するタイマ、５はＣＰＵ２が
実行するプログラムを保存するＲＯＭ、そして１０はこ
れらの各部を相互接続するためのアドレス／データ・バ
スである。
このような従来例の動作においては、例えばＡ局からの
シリアルデータ■がＢ局のＰ／Ｓ変換部３１ａにおいて
その伝送路クロック（これは別途抽出されるが図示して
いない、）と共に受信されると、パラレルデータに変換
され、ＣＰＵ２の制御下でＲＡＭＩに格納される。
シリアルデータ■がＢ局のＰ／Ｓ変換部３１ａにおいて
その伝送路クロック（これは別途抽出されるが図示して
いない、）と共に受信されると、パラレルデータに変換
され、ＣＰＵ２の制御下でＲＡＭＩに格納される。
そして、格納されたデータはやはりＣＰＵ２の制？■下
でＲＡＭＩから取り出されてＰ／Ｓ変換部３１ｂ、３１
Ｃに送られ、シリアルデータに変換されて第６図（ａ）
に示すように０局及びＤ局へ送信される。
でＲＡＭＩから取り出されてＰ／Ｓ変換部３１ｂ、３１
Ｃに送られ、シリアルデータに変換されて第６図（ａ）
に示すように０局及びＤ局へ送信される。
〔発明が解決しようとする！Ｉ！！り
このような従来例では、第８図に示す様に受信データの
良否をＨＤＬＣデータフォーマット中のＦｅ２ （フレ
ーム・チエツク・シーケンス）によって判断する必要が
あった為、データ受信からタイマ４によって規定された
一定時間Ｔが経過し受信が終了してデータが良である事
を確認してから送る必要があった。
良否をＨＤＬＣデータフォーマット中のＦｅ２ （フレ
ーム・チエツク・シーケンス）によって判断する必要が
あった為、データ受信からタイマ４によって規定された
一定時間Ｔが経過し受信が終了してデータが良である事
を確認してから送る必要があった。
そして、第９図（ａ）の例では、Ｂ局がＡ局からのデー
タを０局に転送した後にＤ局に転送していた。
タを０局に転送した後にＤ局に転送していた。
その為、第９図（ｂ）に示す様に分岐する毎にデータ単
位で送受信データが遅れてしまい、Ｅ局に到達するには
Ａ局からＢ局へのデータ受信が開始してから時間３Ｔが
経過することとなり、分岐が多いシステムでは長データ
を送受信するのに長時間を要するという問題を生してい
た。
位で送受信データが遅れてしまい、Ｅ局に到達するには
Ａ局からＢ局へのデータ受信が開始してから時間３Ｔが
経過することとなり、分岐が多いシステムでは長データ
を送受信するのに長時間を要するという問題を生してい
た。
従って、本発明は、伝送路よりクロックに同期して複数
の分岐路との間でデータを送受信する同期伝送路の分岐
回路において、分岐によるデータの遅れを短縮すること
ができるようにすることを目的とする。
の分岐路との間でデータを送受信する同期伝送路の分岐
回路において、分岐によるデータの遅れを短縮すること
ができるようにすることを目的とする。
上記の課題を解決するため、本発明に係る同期伝送路の
分岐回路は、第１図に概念的に構成を示すように、受信
データを格納する手段１と、該受信データの該格納手段
ｌへの格納が終わる前に該格納データを取り出して咳分
岐路へ同時に転送させると共に該データ転送中に該受信
データのエラーを検出する制御手段２と、該分岐路との
データ送受信を行うと共に、該制御手段２がエラー検出
したとき咳データ転送を中止してエラーデータを強制的
に送信するデータ送受信手段３とを備えている。
分岐回路は、第１図に概念的に構成を示すように、受信
データを格納する手段１と、該受信データの該格納手段
ｌへの格納が終わる前に該格納データを取り出して咳分
岐路へ同時に転送させると共に該データ転送中に該受信
データのエラーを検出する制御手段２と、該分岐路との
データ送受信を行うと共に、該制御手段２がエラー検出
したとき咳データ転送を中止してエラーデータを強制的
に送信するデータ送受信手段３とを備えている。
第１図において、いずれかのデータ送受信手段３で受信
したデータは制御手段２の制御の下に格納手段ｌに格納
されるが、この格納データは、第２図に示すように、格
納処理が終わる前に制御手段２によって取り出されて他
のデータ送受信手段３から分岐した伝送路に同時に送信
される。
したデータは制御手段２の制御の下に格納手段ｌに格納
されるが、この格納データは、第２図に示すように、格
納処理が終わる前に制御手段２によって取り出されて他
のデータ送受信手段３から分岐した伝送路に同時に送信
される。
一方、制御手段２は受信データを格納手段ｌに格納する
時にそのデータエラーを監視しており、そのデータエラ
ーを検出したときにはデータ送受信手段３にこれを知ら
せることによりデータ送受信手段３がデータ転送を中止
すると共にエラーデータを強制的に送信する（第２図参
照）。
時にそのデータエラーを監視しており、そのデータエラ
ーを検出したときにはデータ送受信手段３にこれを知ら
せることによりデータ送受信手段３がデータ転送を中止
すると共にエラーデータを強制的に送信する（第２図参
照）。
これにより、正常時には各分岐路に接続された通信装置
では、第９図（ａ）を例にとると、Ａ局からＢ局へデー
タが送られてから僅かな時間（図中では２ｔ）でＥ局へ
データ転送を開始させることが可能となる。
では、第９図（ａ）を例にとると、Ａ局からＢ局へデー
タが送られてから僅かな時間（図中では２ｔ）でＥ局へ
データ転送を開始させることが可能となる。
尚、データエラーが生じたときには、各分岐路に接続さ
れた通信装置においてデータエラーの発生を知ることと
なり、例えば再送等の処理に移ることとなる。
れた通信装置においてデータエラーの発生を知ることと
なり、例えば再送等の処理に移ることとなる。
第４図は、本発明に係る同期伝送路の分岐回路の一実施
例を示したもので、この実施例では、第７図の従来例に
加えて各分岐路に対するデータ送出制御部３２ａ〜３２
ｃが設けられており、このデータ送出制御部３２ａ〜３
２ｃはそれぞれＰ／Ｓ変換部３１ａ〜３１ｃで変換出力
されたシリアルデータを対向する分岐路に送出するか又
はＣＰＵ２の制御下で強制的なエラーデータを送出する
かを行うものであり、Ｐ／Ｓ変換部３１ａ〜３１Ｃと共
に第１図に示すデータ送受信手段３を構成している。尚
、タイマ４は第３図に示したようにデータ受信開始から
データ転送を開始させるまでの時間りを規定するもので
ある。
例を示したもので、この実施例では、第７図の従来例に
加えて各分岐路に対するデータ送出制御部３２ａ〜３２
ｃが設けられており、このデータ送出制御部３２ａ〜３
２ｃはそれぞれＰ／Ｓ変換部３１ａ〜３１ｃで変換出力
されたシリアルデータを対向する分岐路に送出するか又
はＣＰＵ２の制御下で強制的なエラーデータを送出する
かを行うものであり、Ｐ／Ｓ変換部３１ａ〜３１Ｃと共
に第１図に示すデータ送受信手段３を構成している。尚
、タイマ４は第３図に示したようにデータ受信開始から
データ転送を開始させるまでの時間りを規定するもので
ある。
このような実施例においては、例えばＡ局（第９図（ａ
）参照）からのシリアルデータ■がＢ局のＰ／Ｓ変換部
３１ａにおいてその伝送路クロックと共に受信されると
、パラレルデータに変換され、ＣＰＵ２の制御下でＲＡ
ＭＩに格納される。
）参照）からのシリアルデータ■がＢ局のＰ／Ｓ変換部
３１ａにおいてその伝送路クロックと共に受信されると
、パラレルデータに変換され、ＣＰＵ２の制御下でＲＡ
ＭＩに格納される。
そして、このＲＡＭＩへのデータ格納処理が終わる前、
即ち第３図に示すようにＢ局がデータ受信を開始した時
点から時間を後にＲＡＭ１中のデータが取り出されてや
はりＣＰＵ２の制御下でＰ／Ｓ変換部３１ｂ、３１ｃに
送られ、シリアルデータに変換されてＥ局及びＤ局へ送
信される。
即ち第３図に示すようにＢ局がデータ受信を開始した時
点から時間を後にＲＡＭ１中のデータが取り出されてや
はりＣＰＵ２の制御下でＰ／Ｓ変換部３１ｂ、３１ｃに
送られ、シリアルデータに変換されてＥ局及びＤ局へ送
信される。
この間、ＣＰＵ２は受信データのフォーマット中のＦｅ
２ （第８図参照）をチエツクしており、若しエラーが
検出されたときには受信データにエラーが発止している
としてその旨データ送出１１Ｊｍ部３２ｂ、３２ｃに同
時に通知する。
２ （第８図参照）をチエツクしており、若しエラーが
検出されたときには受信データにエラーが発止している
としてその旨データ送出１１Ｊｍ部３２ｂ、３２ｃに同
時に通知する。
これを受けてデータ送出制御部３２ｂ、３２ｃではそれ
ぞれＰ／Ｓ変換部３１ｂ、３１ｃから出力されたシリア
ルデータの送出を阻止し、その代わりに強制的にエラー
データ（例えば“１”を挿入したもの）を送出して対向
する通信装置に現在受信しているデータはエラー状態に
あることを知らせる。
ぞれＰ／Ｓ変換部３１ｂ、３１ｃから出力されたシリア
ルデータの送出を阻止し、その代わりに強制的にエラー
データ（例えば“１”を挿入したもの）を送出して対向
する通信装置に現在受信しているデータはエラー状態に
あることを知らせる。
これにより、対向装置側で例えば再送依頼を行う等の措
置を取ることとなる。
置を取ることとなる。
尚、第４図には更に、ＣＰＵ２にデータの優先方向を通
知するための設定用スイッチ６が示されているが、これ
は、第５図（ａ）に示すように同時に複数の方向からデ
ータが受信された場合、このスイッチ６を操作すること
により第５図（ｂｌに示すように優先の入力方向のみ他
の分岐方向にデータを送信することによって分岐路上に
複数のデータが存在する事を他の分岐方向に通知して他
の分岐方向からの送信をやめさせる。
知するための設定用スイッチ６が示されているが、これ
は、第５図（ａ）に示すように同時に複数の方向からデ
ータが受信された場合、このスイッチ６を操作すること
により第５図（ｂｌに示すように優先の入力方向のみ他
の分岐方向にデータを送信することによって分岐路上に
複数のデータが存在する事を他の分岐方向に通知して他
の分岐方向からの送信をやめさせる。
これにより、同時に各方向からデータが入力されると一
度データを受信した後、どのデータを送れば良いか判断
出来ず、エラーが発生している（複数のデータが回線上
に存在していること）という状態を通知することができ
る。
度データを受信した後、どのデータを送れば良いか判断
出来ず、エラーが発生している（複数のデータが回線上
に存在していること）という状態を通知することができ
る。
以上のように、本発明に係る同期伝送路の分岐回路によ
れば、受信データの格納が終わる前に該格納データを取
り出して該分岐路へ同時に転送させると共に該データ転
送中に該受信データのエラーを検出して該データ転送を
中止しエラーデータを強制的に送信するように構成した
ので、分岐が重なる場合のデータ転送の遅れを解消する
ことができる。
れば、受信データの格納が終わる前に該格納データを取
り出して該分岐路へ同時に転送させると共に該データ転
送中に該受信データのエラーを検出して該データ転送を
中止しエラーデータを強制的に送信するように構成した
ので、分岐が重なる場合のデータ転送の遅れを解消する
ことができる。
第１図は、本発明に係る同期伝送路の分岐回路の原理的
な構成ブロック図、 第２図は、本発明の動作原理の説明図、第３図は、本発
明によるデータ転送を示す波形図、 第４図は、本発明に係る同期伝送路の分岐回路の一実施
例を示すブロック図、 第５図は、他の実施例の動作説明図、 第６図は、−船釣な分岐動作を説明するための図、 第７図は、従来例の構成を示すブロック図、第８図は、
本発明及び従来例が用いるＨＤＬＣデータのフォーマッ
ト図、 第９図は、従来例によるデータ転送を示す波形図、であ
る。 第１図において、 １・・・格納手段（ＲＡＭ）、 ２・・・制御手段（ｃｐｕ）、 ３・・・データ送受信手段（Ｐ／Ｓ変換部、データ送出
制御部）。 図中、同一符号は同−又は相当部分を示す。
な構成ブロック図、 第２図は、本発明の動作原理の説明図、第３図は、本発
明によるデータ転送を示す波形図、 第４図は、本発明に係る同期伝送路の分岐回路の一実施
例を示すブロック図、 第５図は、他の実施例の動作説明図、 第６図は、−船釣な分岐動作を説明するための図、 第７図は、従来例の構成を示すブロック図、第８図は、
本発明及び従来例が用いるＨＤＬＣデータのフォーマッ
ト図、 第９図は、従来例によるデータ転送を示す波形図、であ
る。 第１図において、 １・・・格納手段（ＲＡＭ）、 ２・・・制御手段（ｃｐｕ）、 ３・・・データ送受信手段（Ｐ／Ｓ変換部、データ送出
制御部）。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 伝送路よりクロックに同期して複数の分岐路との間でデ
ータを送受信する同期伝送路の分岐回路において、 該受信データを格納する手段（１）と、 該受信データの該格納手段（１）への格納が終わる前に
該格納データを取り出して該分岐路へ同時に転送させる
と共に該データ転送中に該受信データのエラーを検出す
る制御手段（２）と、 該分岐路とのデータ送受信を行うと共に、該制御手段（
２）がエラー検出したとき該データ転送を中止してエラ
ーデータを強制的に送信するデータ送受信手段（３）と
、 を備えたことを特徴とする同期伝送路の分岐回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053330A JPH03254537A (ja) | 1990-03-05 | 1990-03-05 | 同期伝送路の分岐回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053330A JPH03254537A (ja) | 1990-03-05 | 1990-03-05 | 同期伝送路の分岐回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03254537A true JPH03254537A (ja) | 1991-11-13 |
Family
ID=12939723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053330A Pending JPH03254537A (ja) | 1990-03-05 | 1990-03-05 | 同期伝送路の分岐回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03254537A (ja) |
-
1990
- 1990-03-05 JP JP2053330A patent/JPH03254537A/ja active Pending
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