JPH03255609A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03255609A JPH03255609A JP2054224A JP5422490A JPH03255609A JP H03255609 A JPH03255609 A JP H03255609A JP 2054224 A JP2054224 A JP 2054224A JP 5422490 A JP5422490 A JP 5422490A JP H03255609 A JPH03255609 A JP H03255609A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- numbering
- exposing
- exposed
- conducted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法のうち、識別記号を記入
したウェハーの処理方法に関する。
したウェハーの処理方法に関する。
近年、半導体装置はＩＣ，ＬＳＩと益々高集積化され、
その品質管理は極めて重要になっているが、本発明はそ
の品質管理のためのウェハーの処理法に関している。
その品質管理は極めて重要になっているが、本発明はそ
の品質管理のためのウェハーの処理法に関している。
３、発明の詳細な説明
〔概 要〕
識別記号を記入したウェハーの処理方法に関し、ウェハ
ーの識別記号を鮮明に保持することを目的とし、 ウェハーにポジレジストを塗布してステップ露光するス
テップ露光工程の前後において、前記ウェハーの識別記
号を記入した領域を別個に露光す〔従来の技術〕 従来、ＩＣなどの半導体装置は数十枚のウェハーで１０
ツト（Ｌｏｔ）を構威し、１０ツトを製造単位としてウ
ェハー個々にロフト記号、ウェハ一番号、更には製造工
場記号１月や週の記号などの識別記号を記入しており、
その識別記号によって不良ウェハーを解析してウェハー
の品質を管理している。また、従来、ウェハー試験では
不良チンプにマーキングしていたが、若しウェハー試験
が間違っていれば、そのウェハーは不良になることが起
こるため、最近ではウェハー試験の際に、チップにマー
キングすることなく、別のマツプに記録してマツプと照
らし合わすマツプシステムが採られており、その場合に
もウェハーの識別記号は極めて重要になる。
ーの識別記号を鮮明に保持することを目的とし、 ウェハーにポジレジストを塗布してステップ露光するス
テップ露光工程の前後において、前記ウェハーの識別記
号を記入した領域を別個に露光す〔従来の技術〕 従来、ＩＣなどの半導体装置は数十枚のウェハーで１０
ツト（Ｌｏｔ）を構威し、１０ツトを製造単位としてウ
ェハー個々にロフト記号、ウェハ一番号、更には製造工
場記号１月や週の記号などの識別記号を記入しており、
その識別記号によって不良ウェハーを解析してウェハー
の品質を管理している。また、従来、ウェハー試験では
不良チンプにマーキングしていたが、若しウェハー試験
が間違っていれば、そのウェハーは不良になることが起
こるため、最近ではウェハー試験の際に、チップにマー
キングすることなく、別のマツプに記録してマツプと照
らし合わすマツプシステムが採られており、その場合に
もウェハーの識別記号は極めて重要になる。
そのようなウェハーに識別記号を記入することをナンバ
リング（ｎｕｍｂｅｒｉｎｇ ；記号）と言い、そのウ
ェハーの識別記号はウェハーの周辺部の一定位置、例え
ば、ＯＦ（オリエンテーションフラット）ラインを基準
とした定位置に設けられて、それをナンバリング領域と
呼んでいる。第４図はウェハーの識別記号を示す図であ
り、記号ｌはウェハー、２はナンバリング領域で、本例
はＯＦラインＯＦに相対する正反対位置にナンバリング
領域２を設けている例で、口径５〜６インチφのウェハ
ーに対して識別記号を記入したナンバリング領域２の幅
は７ｍｍないしはそれ以下である。
リング（ｎｕｍｂｅｒｉｎｇ ；記号）と言い、そのウ
ェハーの識別記号はウェハーの周辺部の一定位置、例え
ば、ＯＦ（オリエンテーションフラット）ラインを基準
とした定位置に設けられて、それをナンバリング領域と
呼んでいる。第４図はウェハーの識別記号を示す図であ
り、記号ｌはウェハー、２はナンバリング領域で、本例
はＯＦラインＯＦに相対する正反対位置にナンバリング
領域２を設けている例で、口径５〜６インチφのウェハ
ーに対して識別記号を記入したナンバリング領域２の幅
は７ｍｍないしはそれ以下である。
一方、最近、リソグラフィ技術の進歩に伴って、レジス
トには解像度の良いポジレジストが用いられることが多
くなり、また、−括露光するマスクの代わりにレチクル
を用いて、ステッパ（ｓｔｅｐｐｅｒ；縮小投影露光装
置）によってウェハー面の一部しシストを露光し、順次
に露光部分を移動して１シヨツトの露光を繰り返す露光
方法が採られている。
トには解像度の良いポジレジストが用いられることが多
くなり、また、−括露光するマスクの代わりにレチクル
を用いて、ステッパ（ｓｔｅｐｐｅｒ；縮小投影露光装
置）によってウェハー面の一部しシストを露光し、順次
に露光部分を移動して１シヨツトの露光を繰り返す露光
方法が採られている。
そうすると、一般には、ウェハーの周辺部はパターンが
形成されておらず、ショット露光されない領域となるか
ら、現像するとウェハーの周辺部はポジレジストが残存
して被覆されたままとなる。
形成されておらず、ショット露光されない領域となるか
ら、現像するとウェハーの周辺部はポジレジストが残存
して被覆されたままとなる。
従って、上記のナンバリング領域２もポジレジストが除
去されないか、あるいは、部分的に除去されるが一部に
ポジレジストが残存している複雑な段差ある領域となる
。第５図はその従来の問題点を示すウェハーの部分断面
図で、記号１はウェハ２はナンバリング領域、３は被覆
膜、４はポジレジストであり、ポジレジストが部分的に
除去され、且つ、被覆膜も部分的に除去された複雑な状
態を示している。
去されないか、あるいは、部分的に除去されるが一部に
ポジレジストが残存している複雑な段差ある領域となる
。第５図はその従来の問題点を示すウェハーの部分断面
図で、記号１はウェハ２はナンバリング領域、３は被覆
膜、４はポジレジストであり、ポジレジストが部分的に
除去され、且つ、被覆膜も部分的に除去された複雑な状
態を示している。
ところで、レジストを塗布して露光するりソグラフィ技
術はウェハープロセス（ウェハー処理工程）では繰り返
えしておこなわれるために、ナンバリング領域上にポジ
レジストが被覆されていたり、また、半端に残存してい
ると、識別記号が判別できなくなる問題が起って、ポジ
レジストを用いたステップ露光法ではナンバリングの維
持は非常に困難である。しかも、上記のように、マツプ
システムなどではウェハーの識別記号は特に鮮明なこと
が要求されている。
術はウェハープロセス（ウェハー処理工程）では繰り返
えしておこなわれるために、ナンバリング領域上にポジ
レジストが被覆されていたり、また、半端に残存してい
ると、識別記号が判別できなくなる問題が起って、ポジ
レジストを用いたステップ露光法ではナンバリングの維
持は非常に困難である。しかも、上記のように、マツプ
システムなどではウェハーの識別記号は特に鮮明なこと
が要求されている。
本発明はそのようなウェハーの識別記号を鮮明に保持す
ることを目的とした半導体装置の製造方法を提案するも
のである。
ることを目的とした半導体装置の製造方法を提案するも
のである。
その課題は、ウェハーにポジレジストを塗布してステッ
プ露光するステップ露光工程の前後において、前記ウェ
ハーの識別記号を記入した領域を別個に露光する処理工
程を追加し、次いで、前記ウェハーを同時に現像する工
程が含まれる製造方法によって解決される。
プ露光するステップ露光工程の前後において、前記ウェ
ハーの識別記号を記入した領域を別個に露光する処理工
程を追加し、次いで、前記ウェハーを同時に現像する工
程が含まれる製造方法によって解決される。
〔作 用］
即ち、本発明は、ステッパによって露光するステップ露
光工程の前または後に、露光工程毎に、ナンバリング領
域を別個に露光する露光工程を追加する。そして、同時
に現像すると、常に識別記号を記入したナンバリング領
域には被覆膜やポジレジストが存在せずに鮮明になり、
完成ウェハーも鮮明な識別記号が得られる。
光工程の前または後に、露光工程毎に、ナンバリング領
域を別個に露光する露光工程を追加する。そして、同時
に現像すると、常に識別記号を記入したナンバリング領
域には被覆膜やポジレジストが存在せずに鮮明になり、
完成ウェハーも鮮明な識別記号が得られる。
従って、不良解析も高精度におこなうことができ、且つ
、マツプシステムによるウェハー試験の結果も正確にな
り、半導体デバイスの品質向上に役立つ。
、マツプシステムによるウェハー試験の結果も正確にな
り、半導体デバイスの品質向上に役立つ。
以下に図面を参照して実施例によって詳細に説明する。
第１図（ａ）、 （ｂ）は本発明にかかるナンバリング
領域の露光方法を示す図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡＡ断面図を示している。記号１
はウェハー、２はナンバリング領域（識別記号記入領域
）、１０は露光ヘッドで、露光ヘッド１０を同図（ａ）
の矢印の方向に移動させてナンバリング領域を露光させ
る。
領域の露光方法を示す図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡＡ断面図を示している。記号１
はウェハー、２はナンバリング領域（識別記号記入領域
）、１０は露光ヘッドで、露光ヘッド１０を同図（ａ）
の矢印の方向に移動させてナンバリング領域を露光させ
る。
そうすれば、第２図に示すように、次の現像処理によっ
てポジレジスト４が除去され、そのレジストを保護膜と
していた被覆膜３が露出して、その被覆膜３をエツチン
グするエツチング処理によってナンバリング領域上の被
覆膜３が除去されて、識別記号を鮮明に表出させること
ができる。この第２図は本発明を適用したウェハーの部
分断面図を示しているものである。
てポジレジスト４が除去され、そのレジストを保護膜と
していた被覆膜３が露出して、その被覆膜３をエツチン
グするエツチング処理によってナンバリング領域上の被
覆膜３が除去されて、識別記号を鮮明に表出させること
ができる。この第２図は本発明を適用したウェハーの部
分断面図を示しているものである。
且つ、このような本発明にかかるナンバリング領域の露
光方法はウェハープロセスにおけるリソグラフィ技術を
適用してパターン形成工程毎に実施する。一方、このよ
うなナンバリング領域の露光処理を別工程としておこな
えば、工程の増加をきたすために、例えば、ステッパに
よるステップ露光工程の前処理となるブリアライメント
工程で同時におこなう。第３図は自動ステッパの搬送配
置図を示しており、記号１１はプリアライメント部。
光方法はウェハープロセスにおけるリソグラフィ技術を
適用してパターン形成工程毎に実施する。一方、このよ
うなナンバリング領域の露光処理を別工程としておこな
えば、工程の増加をきたすために、例えば、ステッパに
よるステップ露光工程の前処理となるブリアライメント
工程で同時におこなう。第３図は自動ステッパの搬送配
置図を示しており、記号１１はプリアライメント部。
１２はステップ露光部、１３はアンローダ部である。
即ち、第３図に示す自動ステッパはスループットを上げ
るためにローダ部をプリアライメント部１１とした構造
で、主体となるステップ露光部では数分の処理時間がか
かるためにローダ部をプリアライメント部１１としてい
る構造である。しかし、なお、ステップ露光部での処理
時間に比べてプリアライメント部１１では余剰時間（遊
び時間）が多いために、プリアライメント（ＯＦライン
を基準にしてアライメントすること）後にナンバリング
領域を検出して一定幅を露光する。また、従来より、ウ
ェハーの取扱時の傷やゴミを減少させるためにウェハー
周縁幅２〜５ｍｒｒｌ程度にレジストを除去する方法が
採られているが、上記したナンバリン（領域の露光と周
縁部の露光とは機構的に異なるためにブリアライメント
工程１１において同時に露光処理することが可能になる
。また、レジストコータ（レジスト塗布器）とステッパ
とディヘロッパ（現像装置）とを配置したインライン方
式においても同様にプリアライメント部分での遊び時間
でナンバリング領域の露光をおこなうことができる。
るためにローダ部をプリアライメント部１１とした構造
で、主体となるステップ露光部では数分の処理時間がか
かるためにローダ部をプリアライメント部１１としてい
る構造である。しかし、なお、ステップ露光部での処理
時間に比べてプリアライメント部１１では余剰時間（遊
び時間）が多いために、プリアライメント（ＯＦライン
を基準にしてアライメントすること）後にナンバリング
領域を検出して一定幅を露光する。また、従来より、ウ
ェハーの取扱時の傷やゴミを減少させるためにウェハー
周縁幅２〜５ｍｒｒｌ程度にレジストを除去する方法が
採られているが、上記したナンバリン（領域の露光と周
縁部の露光とは機構的に異なるためにブリアライメント
工程１１において同時に露光処理することが可能になる
。また、レジストコータ（レジスト塗布器）とステッパ
とディヘロッパ（現像装置）とを配置したインライン方
式においても同様にプリアライメント部分での遊び時間
でナンバリング領域の露光をおこなうことができる。
なお、上記実施例はナンバリング領域の露光を露光ヘッ
ドを移動させる構成で説明したが、幅士１０μｍの露光
精度で十分であるから、ナンバリング領域を一括露光す
る等の方法を用いても良く、上記した露光方法に限ぎる
ものではない。
ドを移動させる構成で説明したが、幅士１０μｍの露光
精度で十分であるから、ナンバリング領域を一括露光す
る等の方法を用いても良く、上記した露光方法に限ぎる
ものではない。
以上の説明から明らかなように、本発明によればナンバ
リング（識別記号）を鮮明にすることができて、高集積
化・微細化する半導体デバイスのデバイス解析を精度良
くおこなうことができ、且つ、マツプシステムによるウ
ェハー試験の結果も精度良くなって、半導体デバイスの
品質管理に大きく寄与するものである。
リング（識別記号）を鮮明にすることができて、高集積
化・微細化する半導体デバイスのデバイス解析を精度良
くおこなうことができ、且つ、マツプシステムによるウ
ェハー試験の結果も精度良くなって、半導体デバイスの
品質管理に大きく寄与するものである。
第１図（ａ）、 （ｂ）は本発明にかかるナンバリング
領域の露光方法を示す図、 第２図は本発明を適用したウェハーの部分断面図、 第３図は自動ステッパの搬送配置図、 第４図はウェハーの識別記号を示す図、第５図は従来の
問題点を示すウェハーの部分断面図である。 図において、 ■はウェハー ２はナンバリング領域（識別記号記入領域）、３は被覆
膜、 ４はポジレジスト、 １０は露光ヘッド、 １１はプリアライメント部、 １２はステップ露光部、 １３はアンローダ部 を示している。 ゝ−１ ２１屓トロ月にηで′３す〉パリ＞７゛ぐ会ｔＡのダ１
ぞ方；夫ＧネＴ図Ｉ１１図 第 図 自（Ｕステー、ハ゛巧Ｅぼ０ど１ずん 第３図 ワＩへ−／ｌｔ創１Ｘ″Ｊ ｔｔ、号を矛７図亀４図 ３′？Ｉ／を榎 ４＃シｔ＞Ｚｌ−第 図
領域の露光方法を示す図、 第２図は本発明を適用したウェハーの部分断面図、 第３図は自動ステッパの搬送配置図、 第４図はウェハーの識別記号を示す図、第５図は従来の
問題点を示すウェハーの部分断面図である。 図において、 ■はウェハー ２はナンバリング領域（識別記号記入領域）、３は被覆
膜、 ４はポジレジスト、 １０は露光ヘッド、 １１はプリアライメント部、 １２はステップ露光部、 １３はアンローダ部 を示している。 ゝ−１ ２１屓トロ月にηで′３す〉パリ＞７゛ぐ会ｔＡのダ１
ぞ方；夫ＧネＴ図Ｉ１１図 第 図 自（Ｕステー、ハ゛巧Ｅぼ０ど１ずん 第３図 ワＩへ−／ｌｔ創１Ｘ″Ｊ ｔｔ、号を矛７図亀４図 ３′？Ｉ／を榎 ４＃シｔ＞Ｚｌ−第 図
Claims (1)
- ウェハーにポジレジストを塗布してステップ露光する
ステップ露光工程の前後において、前記ウェハーの識別
記号を記入した領域を別個に露光する露光工程を追加し
、次いで、前記ウェハーを同時に現像する工程が含まれ
てなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054224A JPH03255609A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054224A JPH03255609A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255609A true JPH03255609A (ja) | 1991-11-14 |
Family
ID=12964569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054224A Pending JPH03255609A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255609A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157035A (ja) * | 1985-12-28 | 1987-07-13 | Hoya Corp | マスク板の製造方法 |
-
1990
- 1990-03-05 JP JP2054224A patent/JPH03255609A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157035A (ja) * | 1985-12-28 | 1987-07-13 | Hoya Corp | マスク板の製造方法 |
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