JPH0325652A - 情報伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は，データ伝送を行う端末器のデタ処理装置と
データ伝送装置とのインタフェースに関するものである
． ［従来の技術］ 第ｌ３図は，例えば昭和６１年１０月２０口三菱電機（
株）半導体事業部発行の「゛８７三菱半導体データブッ
ク　マイクロプロセッサ・周辺ＬＳＩ編」に示された従
来の情報伝送装置の構成を示す図である，図において，
（１）は伝送路で．各端末器間の情報は全て，この伝送
路（１）を介して授受される．（２｝は端末器で，各端
末器（２〉は伝送路（１）に接続されている．（３）は
伝送プロセッサで．端末器（２）の機能のうちデータ伝
送制御機能を実現する．（４）はデータ処理装置（以下
，ホス｝ＣＰＵという）で，伝送路（１）および伝送プ
ロセッサ（３）を介し受け取ったデータを処理したり，
データ処理の結果，他の端末器（２）に送信するデータ
を生成する機能を有し，伝送プロセッサ（３）とはデー
タを授受するためのデータ専用線（５）とデタ授受のタ
イミング制御を行うタイミング制御線（６）により接続
されている． 第１４図は第１３図に示した従来の情報伝送装置の端末
器（２〉を楕或する伝送プロセッサ（３〉とホストＣＰ
ＬＩ（４）の接続部分の詳細を示す図である．図におい
て，（５）はデータを授受するためのデータ専用線で，
データ１〜データ８の８本のデータ線により構成されて
おり，したがって情報のやり取りは８ビット単位で行わ
れる．（６ａ）は．伝送プロセッサ（３〉の情報をホス
トＣＰＵ（４）が読み取る時，ホストＣＰＵ（４）が伝
送プロセッサ（３）に対し情報を出力するように命令す
るためのデータリクエスト信号（以下，ＲＤという），
（６　ｂ　）は，ホストＣＰＵ（４）が伝送プロセッサ
（３｝に情報を書き込みたい時２ホストＣＰＵ（４）が
伝送プロセッサ（３）に対して情報書き込みを命令する
ためのデータライト指令信号〈以下，ＷＲという〉．（
６ｃ）は，１！み出し．あるいは書き込むデータの種別
を指定するための情報種別信号（以下，Ｃ／Ｄという）
，（６ｄ）は伝送プロセッサ〈３）をホスｌ−　ＣＰ　
Ｕ　（４　）がアクセスすることを知らせるためのアク
セス要求信号（以下，ＣＳという〉である．第１５図〜
第１７図は，ホストＣＰＵ（４）が伝送プロセッサ（３
）へデータを伝送する時の動作フローチャートおよび動
作タイミングを示す図である． 第１８図〜第２０図は．ホストＣＰＵ（４）が伝送プロ
セッサ（３）からデータを読み取る時の動作フローチャ
ートおよび動作タイミングを示す図である． 従来の情報伝送装置は上記のように構成され．ホストＣ
ＰＵ（４）から伝送プロセッサ（３〉へデータを転送す
るための動作を第１５図〜第１７図に示したフローチャ
ート図およびタイミング図に基づいて説明する．第１７
図中の番号は第１５図および第１６図に示すフローチャ
ートの各ステップに対応する． ホストＣＰＵ（４）は伝送プロセッサ（３）に転送した
い情報が発生するとＣＳ（６ｄ）に“０゜゛を出力する
（ステップＳ１）．次に，伝送プロセッサ（３）に書き
込む情報の種別によりＣ／Ｄ（６Ｃ）に“Ｏ“または“
１″を出力する（ステップＳ２〉．第１７図（Ａ）は情
報がコマンドであった場合を示し，第１７図（Ｂ）は情
報が送信データである場合を示す．ホストＣＰＵ（４）
はＷｒ｛（６ｂ）に“０”を出力し（ステップＳ３）．
続いてデータ専用線《５）に８ビットの情報を出力し，
ｔ１時間待機する（ステップＳ４），ｔ１時間待機後，
ＷＲ（６ｂ）に“１”を出力しくステップＳ５）．デー
タ専用線〈５〉を高インピーダンス状態（以下，フロー
テイングという）にする〈ステップＳ６），Ｃ／Ｄ（６
ｃ），Ｃ百（６ｄ）にそれぞれ“ｌ”を出力して（ステ
ップＳ７およびステップＳ８），８ビットのデータ転送
動作が終了する． 一方．伝送プロセッサ（３）は，ＣＳ（６ｄ）が“０“
になったことを検出する（ステップＳａ）とＣ／Ｄ（６
ｃ）を取り込み．書き込まれる情報の種別を調べ（ステ
ップＳｂ），Ｗλ（６ｂ〉が“０”から“１”へ変化す
るまで待機する（ステップＳｃ），ＷＲ（６ｂ）に“０
”から“１”の変化を検出すると，データ専用線（５）
上に出力された８ビットの情報を取り込み（ステップＳ
ｄ），ホスｌ−ＣＰＵ（４）からの情報は伝送プロセッ
サ（３）に書き込まれる。

次に，ホストＣＰＵ（４）が伝送プロセッサ（３〉から
情報を読み取る時の動作を第１８図〜第２０図に基づい
て説明する．また．第２０図中の番号は第１８図および
第１９図に示すフローチャートの各ステップに対応する
． ホストＣ　Ｐ　Ｕ　（４　）は，伝送プロセッサ（３）
から読み出したい情報が発生すると，ＣＳ（６ｄ）に″
０”を出力する（ステップＳ１）．次に，伝送プロセッ
サ（３〉から読み込み情報の種別によりＣ／Ｄ（６ｃ〉
に“０′または“１”を出力する（ステップＳ２〉．第
２０図（Ａ）は，情報が伝送プロセッサ（３）の状態を
示すステータスであった場合を示し．第２０図（Ｂ）は
，情報が受信データである場合を示す．ホストＣＰＵ（
４）はπｌ（６　ａ）に“Ｏ”を出力し，ｔ２時間時間
待機する（ステップＳ３），ｔ２時間待機７１，ＲＤ（
６ａ）に″１”を出力する（ステップ３２）。同晴にデ
ータ専用！！ｉｌ（５）Ｊ：に現れた８ビッｌ・の情報
を取り込む（ステップＳ５）．Ｃ／Ｄ（６ｃ），ＣＳ（
６ｄ）にそれぞれ“１“を出力して〈ステップＳ６およ
びステップＳ７），８ビッｌ−のデータ転送動作が終了
する。

一方，伝送プロセッサ（３）は，ＣＳ（６ｄ）が“０”
になったことを検出する（ステップＳａ）と，Ｃ／Ｄ（
６ｃ）を取り込み．読み出す情報の種別を調べ（ステッ
プＳｂ），ＲＤ（６ａ）が“０”になるまで待機する（
ステップＳｃ）．ＲＤ（６ａ）が“０”になると，デー
タ専用線〈５〉上にＣ／Ｄ（６ｃ）で指定された８ビッ
トの情報を出力（ステップＳｄ）して，ＲＤ（６ａ）が
“１”になるまで待機する（ステップＳｅ），ＲＤ（６
ａ）が″′１”になると，伝送プロセッサ（３〉はデー
タ専用ａ（５）をフローテイングにして（ステップＳｆ
），ホストＣＰＵ（４）への情報転送を終了する． ［発明が解決しようとする課題］ 上記のような従来の情報伝送装置では，伝送プロセッサ
とホストＣＰＵとの間の情報の授受が８ビット単位でな
されるように構成されているため．情報を伝えるための
信号線が最低８本は必要となり，ポストＣＰＵの貴重な
資源である信号入出力用信号線がデータ伝送用に占有さ
れてしまうという問題点があった． この発明は、かかる問題点を解決するためになされたも
ので，ホストＣＰＵの貴重な資源である信号入出力用信
号線の占有率を最低限にしてかつデータ伝送を可能にし
，ホストＣＰＵおよび伝送プロセッサの負担を少なくし
た情報伝送装置を得ることを目的とする． ［課題を解決するための千段］ この発明に係る情報伝送装置は，情報伝送制御機能を実
現するデータ伝送装′ｆｌヒ伝送されたデータを処理す
るデータ処理装Ｍεから楕或される端末装置が伝送路上
に複数接続され，前記伝送路を介して情報を授受する情
報伝送装置において，前記データ伝送装置と前記データ
処理装置間で相互に情報を授受するためのデータ線およ
び相互に情報を授受するためのタイミングを制御するた
めのタイミング制御線とからなる前記データ伝送装置と
前記データ処理装置のインタフェースと．前記データ伝
送装置および前記データ処理装置の複数の動作モードを
連動して設定するためのモード設定スイッチとを備えた
ものである． ［作用］ この発明（こおいては．モード設定スイッチの設定に従
いデータ専用線の本数を可変にすると共にデータ専用線
の本数を減少したために１単位の情報授受が複数回に分
割されてしまう場合には．情報授受のための基本制御手
順を分割数の分繰り返すようにする． ［実施例］ 第１図はこの発明の一実施例による情報伝送装置の構成
を示すブロック図である．図において（１）〜（６）は
従来のものと同様である。（７），（８）は伝送プロセ
ッサ（３）およびボストＣＰＵ（４）にデータ専用線（
５〉の本数を設定するためのモード設定入力端子．（９
）は伝送プロセッサ（３）およびホストＣＰＵ（４）の
モード設定入力端子（７）．（８）にそれぞれ接続され
，モードを設定するためのモード設定スイッチで，伝送
プロセッサ（３）およびホストＣ　Ｐ　Ｕ　（４　）の
モードが同様になるように連動している． 、第２図は．第１図に示した情報伝送装置の端末器（２
）の第ｌの動作モードでの楕成を示す伝送プロセッサ（
３）とホストＣＰＵ（４）の接続部分の詳細を示す図で
ある．図において，（６ｅ）は，ホストＣＰＵ（４）の
データ入力可否の状態を示すデータ入力可否信号（以下
，ＩＢＦという），（６ｆ）は，伝送プロセッサ（３）
がホストＣ　Ｐ　Ｕ　（４　）にデータを受け渡す時の
タイミング信号（以下，ＳＴ１という），（６ｇ＞は．
ホストＣ　Ｐ　ＴＪ　（４　）が伝送プロセッサ（３）
にデータを受け渡したい旨を伝えるためのデータ要求信
号〈以下，ＢＢ下という〉，（６ｈ）は，伝送プロセッ
サ（３）がホストＣＰＵ（４）からデータを受け取る時
のタイミング信号（以下．ＡＣＫという）である．伝送
プロセッサ（３）のモード設定入力端子（７）に接続さ
れたモード設定スイッチ（９）は閉じており，伝送プロ
セッサ（３）とホスｌ−ＣＰＵ（４．）とのデータ授受
が８ビット単位で行われることを示している．一方．ホ
ストＣＰＵ（４）のモード設定入力端子（８）に接続さ
れたモード設定スイッチ（９）も閉じており，伝送プロ
セッサ（３）とホストＣＰＵ（４）とのデータ授受が８
ビット単位で行われることを示している． 第３図〜第６図はこの発明の情報伝送装置の第ｌの動作
モードでの動作フローチャートおよび動作タイミングを
示す図である． 上記のように構成された情報伝送装置において，第３図
の動作フローチャートおよび第５図の動作タイミングに
基づいてホストＣＰＵ（４）から伝送プロセッサ（３）
へのデータ転送動作について説明する．ホストＣ　Ｐ　
Ｕ　（４　”）は，Ｃ丁？（６ｇ）に“０″を出力する
（ステップＳ１）．伝送プロセッサ（３〉は，ＯＢＦ（
６ｇ）が“Ｏ”であることを確認しくステップＳａ），
ＡＣＫ（６ｈ）を″Ｏｎにする（ステップＳｂ）．ホス
トＣＰＵ（４）は，ＡＣＫ（６ｈ〉が“Ｏ″であること
を確認し（ステップＳ２），データ専用線（５）上に８
ビットの情報を出力し（ステップＳ３），ＯＢＩ？（６
ｇ）を“１”にする（ステップＳ４）．伝送プロセッサ
（３）は，ｏＢＦ（６ｇ）が“１″であることを確認し
くステップＳｃ），データ専用線（５）上に出力された
情報を取り込み（ステップＳｄ），ＡＣＫ（６ｈ）を“
１”にする〈ステツアＳｅ）．ホストＣＰＵ（４）は，
ＡＣＫ（６ｈ）が″１″になったことを確認し（ステッ
プＳ５），データ専用線（５）をフローテイング状態に
する（ステップＳ６〉．このようにしてホストＣＰＵ（
４）から伝送プロセンサ（３）へデータ転送が行われる
．次に．伝送プロセッサ（３）からホストＣＰＵ（４）
へのデータ転送動作について第４図の動作フローチャー
トおよび第６図の動作タイミングに基づいて説明する．
伝送プロセッサ（３）は，ＩＢＦ（６ｅ）が“Ｏ″であ
ることを確認しくステップＳａ），データ専用線（５）
上に８ビットの情報を出力して（ステップＳｂ），ＳＴ
Ｂ（６ｆ）を″Ｏ”にする（ステップＳｃ），ホストＣ
　Ｐ　Ｕ　（４　）は，ＳＴＢ（６ｆ）が“Ｏ″である
ことを確認して（ステップＳ１），データ専用線（５）
上の情報を取り込み（ステップＳ２），ＩＢＦ（６ｅ）
を“１ｍにする（ステップＳ３）．伝送プロセッサ（３
）は，ＩＢＦ（６ｅ）が″１”になったことを確認し（
ステップＳｄ），ＳＴＢ（６ｆ）を“１”にして（ステ
ップＳｅ），デタ専用線（５〉をフローティング状態に
する（ステップＳｆ）．ホストＣＰＬＩ（４）は，ＳＴ
Ｂ（６ｆ）が“１”になったことを確認して（ステップ
Ｓ４），ＩＢＦ（６ｅ）を“０“にする（ステップＳ５
）．このようにして，伝送プロセッサ（３〉からホスト
ＣＰ　Ｕ　（４　）へデータ転送が行われる．以上のよ
うにこの発明に係る情報伝送装置の第１の動作モードで
は８ビット単位で情報のやり取りが行われる．次に，こ
の発明に係る情報伝送装置の第２の動作モードの動作を
説明する．ここで１，第２の動作モードは情報のやり取
りを１ビット単位で行う場合について説明する． 第７図は，第１図に示したこの発明に係る情報伝送装置
の端末器（２〉の第２の動作モードでの横成を示す伝送
プロセッサ（３）とホストＣＰＵ（４）の接続部分の詳
細を示す図である．図において，（５Ａ〉は，データを
授受するためのデータ専用線で，゛Ｓ−データ”１本の
データ線により構成されているので，情報のやり取りは
ｌビット単位で行われる．（６ｅ）〜（６ｈ）は第２図
のものと同様である．伝送プロセッサ（３）のモード設
定入力端子（７）に接続されたモード設定スイッチ（９
）は開放であるため，伝送プロセッサ（３）とホストＣ
ＰＵ（４）とのデータ授受が１ビット単位で行われる第
２の動作モードであることを示している．第８図〜第１
２図はこの発明の情報伝送装買の動作フローチャートお
よび動作タイミングを示す図である． 次に．第８図の動作フローチャートおよび第ｌＯ図の動
作タイミングに基づいてホストＣＰＵ（４〉から伝送プ
ロセッサ（３）へのデータ転送動作について説明する．
ホストＣＰＵ（４）はＯＴＰ（６ｇ）に′０“を出力す
る（ステップＳ１〉．伝送プロセッサ（３）は，ｏＢ’
（６ｇ＞が″０”であることを確認しくステップＳａ）
．ＡＣＫ（６ｈ）を゛’　ｏ　”にする（ステップＳｂ
），ホストＣＰＵ（４）は，Ｔ：ξＫ＜６ｈ）が“０”
であることを確認しくステ・ンブＳ２〉，データ専用１
！（５）上に１ビ・ノトの情報を出力しくステップＳ３
），ＯＢＦ（６ｇ＞を“１１こする（ステップＳ４）．
伝送プロセ・ノサ〈３〉は，Ｏｖ下（６ｇ）が“１”で
あることを確認し（ステ・ンブＳｃ），データ専用線（
５）上に出力された情報を取り込み（ステップＳｄ），
Ａで−Ｋ（６ｈ）を“１”にする（ステップＳｅ）．ホ
ストＣＰＵ（４）は，ＡＣＫ（６ｈ）が“１”になった
ことを確認し（ステ・ソプＳ５），データ専用線（５）
をフローテイング状態にする（ステップＳ６〉．このよ
うにして，ホストＣ　Ｐ　Ｕ　（４　）から伝送プロセ
・ンサ（３）へデータ転送が行われる． 次に，伝送プロセ・ｙサ（３）からホストＣＰＵ（４〉
へのデータ転送動作について第９図の動作フローチャー
トおよび第１１図の動作タイミング番こ基づいて説明す
る．伝送ブロセ・ンサ（３）は，ＩＢＦ（６ｅ）が“０
″であることを確認し（ステ・ンプＳａ），データ専用
線（５）上に１ビ・ントの情報を出力して（ステップＳ
ｂ），Ｓ〒Ｂ（６ｆ）を“０”にする（ステップＳｃ）
，ホストＣＰＵ（４）は，ＳＴＢ（６ｆ＞が“０”であ
ることを確認して（ステップＳ１）．データ専用線（５
）上の情報を取り込み（ステップＳ２），ＩＢＦ（６ｅ
）を″′１”にする（ステップＳ３〉．伝送プロセッサ
（３）は，ＩＢＦ（６ｅ）が“１″になったことを確認
し（ステップＳｄ）．Ｓ〒［３（６ｆ）を“１”にして
（ステップＳｅ），デタ専用線（５）をフローティング
状態にする〈ステップＳｆ），ホストＣ　Ｐ　Ｕ　（４
　）は，ＳＴＢ（６ｆ）が″１”になったことを確認し
て（ステップＳ４）．ＩＢＦ（６ｅ）を“０”にする（
ステップＳ５）．このようにして．伝送プロセッサ〈３
）からホスｌ−　ＣＰ　Ｕ　（４　）へデータ転送が行
われる．以上のようにこの発明に係る情報伝送装置の第
２の動作モードでは１ビット単位で情報のやり取りが行
われる．このように第１の動作モードおよび第２の動作
モードでは同様な手順によりデータ授受がなされるため
，ある単位例えば８ビットデータを１ビット毎に分割し
て授受する場合でも第１２図（Ａ）に示すように第８図
あるいは第９図に示した基本的なデータ転送の手順（ス
テップＳ２）を分割回数分繰り返す（ステップＳ２〜Ｓ
５）などの処理を加え．出力として第１２図（Ｂ）のよ
うに８ビットデータとすることで伝送プロセッサ（３）
およびホストＣＰ　Ｕ　（４　）のデータ転送処理以外
の処理部分でのデータ取り扱いは第１の動作モードでも
第２の動作モードでも同様に行うことができる． また，上記実施例では動作モードを２つ設け，８ビット
単位のデータ転送と１ビット単位のデータ転送としてい
たが．動作モードを複数設け．１単位の分割数を２ビッ
ト単位．４ビット単位等，複数設けホストＣＰＵの資源
占有状況により切り替えて使用してもよい． また，上記実施例ではタイミング制御線（６）にＩＢＦ
（６ｅ），ＳＴＢ（６ｆ）．ＯＢＦ（６ｇ）．ｒて−Ｋ
（６ｈ）を用いたが，タイミング制御線（６）は他の形
式，例えば第ｌ４図に示したＲＤ（６ｅ）ＷＲ＜６ｂ）
，Ｃ／百（６　ｃ　＞，てＳ（６ｄ）としても．同様な
効果を奏する． 「発明の効果］ この発明は以上説明したとおり，端末器を楕或する伝送
プロセッサとホストＣＰＵとの情報の授受に用いられる
データ線の本数をスイッチにより切り替え可能にし，か
つデータ授受の手順は同一になるように楕成したので．
ホストＣＰＵの貴重な資源である信号入出力用信号線の
占有率を最低限にしてかつデータ伝送を可能にする情報
伝送装置をホストＣＰＵおよび伝送プロセッサの負担を
少なくして得られる効果がある．

【図面の簡単な説明】

第１図はこの発明の一実施例による情報伝送装置の構戒
ブロック図，第２図および第７図はこの発明の一実施例
による情報伝送装置の端末器の構成ブロック図．第３図
〜第１２図はこの発明の一実施例による情報伝送装置の
端末器の動作フローチャート図および動作タイミング図
，第１３図は従来の情報伝送装置の構成ブロック図．第
１４図は従来の情報伝送装置の端末器のｆｌＩ戒ブロッ
ク図，第１５図〜第２０図は従来の情報伝送装置の端末
器の動作フローチャート図および動作タイミング図であ
る． 図において，（１）・・・伝送路．（２〉・・・端末器
．（３）・・・伝送プロセッサ，（４）・・・データ処
理装置，（５）・・・データ専用線．（６）・・・タイ
ミング信号線，（７），（８）・・・モード設定入力端
子，（９）・・・モード設定スイッチである． なお．各図中同一符号は同一又は相当部分を示す． 昂２図 区 飄ｔ 昂７図 扇５図 Ｗ１６図 困 ＣＤ 昂１２図 （Ａ） （Ｂ） ′ＰＦ）１０図 昂１１図 第１５図 昂１８図 扇１９図

Claims (1)

【特許請求の範囲】
1. 　情報伝送制御機能を実現するデータ伝送装置と伝送さ
   れたデータを処理するデータ処理装置とから構成される
   端末装置が伝送路上に複数接続され、前記伝送路を介し
   て情報を授受する情報伝送装置において、前記データ伝
   送装置と前記データ処理装置間で相互に情報を授受する
   ためのデータ線および相互に情報を授受するためのタイ
   ミングを制御するためのタイミング制御線とからなる前
   記データ伝送装置と前記データ処理装置のインタフェー
   スと、前記データ伝送装置および前記データ処理装置の
   複数の動作モードを連動して設定するためのモード設定
   スイッチとを備え、前記モード設定スイッチにより設定
   される動作モードに応じて前記データ線の本数を任意に
   切り替え、任意のビット単位のデータ転送を分割して行
   うようにしたことを特徴とする情報伝送装置。