JPH0325751B2 - - Google Patents
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- JPH0325751B2 JPH0325751B2 JP56173510A JP17351081A JPH0325751B2 JP H0325751 B2 JPH0325751 B2 JP H0325751B2 JP 56173510 A JP56173510 A JP 56173510A JP 17351081 A JP17351081 A JP 17351081A JP H0325751 B2 JPH0325751 B2 JP H0325751B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16542—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies for batteries
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
- G01R31/3644—Constructional arrangements
- G01R31/3646—Constructional arrangements for indicating electrical conditions or variables, e.g. visual or audible indicators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
- G01R31/3644—Constructional arrangements
- G01R31/3648—Constructional arrangements comprising digital calculation means, e.g. for performing an algorithm
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electric Status Of Batteries (AREA)
Description
本発明は、バツテリを使用する装置において、
バツテリの残量電圧の検出と装置が動作可能な最
低電圧（以後UNDER CUT電圧VUCUTと呼ぶ）
との検出を同一回路によつて行ない、バラツキの
ない高品質なバツテリ残量検出を提供するもので
ある。 本発明の具体的一例をポータブルVTRを用い
て説明する。 従来のポータブルVTRにおいてのバツテリ残
量検出方式は、針式メータ方式と、バツテリ電圧
をいくつかの基準電圧を変えた比較器に入力して
検出する方式とがある。まず第一の針式メータ方
式においては、UNDER CUT電圧を検出する回
路とは別にバツテリ残量検出回路が必要であり、
使用する部品のバラツキを考慮すると、針式メー
タの調整と、UNDER CUT電圧検出の調整との
２種類の調整が必要となり、高価なものとなつて
いる。第２のそれぞれ基準電圧を変えた比較器を
使用する方式は、バツテリ残量電圧を比較する基
準電圧の数の比較器が必要であり、使用する各部
品のバラツキを考慮すると各比較器全てに基準電
圧の調整が必要となる。あるいは、UNDER
CUT電圧を検出する比較器のみ調整にすると、
バツテリ残量電圧の表示にバラツキが出てくる。
このように従来の方式は、高価で調整の多い方式
である。 本発明はこれらの欠点を除去するものである。 以下に本発明の実施例について図面とともに詳
細に亘つて説明する。尚、説明を簡略化するため
ここではバツテリ残量の分解能を２ビツト（bit）
で行なつたバツテリ残量検出の方式を１例として
挙げて説明する。 図はバツテリ残量の分解能を２ビツトで行なつ
たバツテリ残量検出方式の一例である。基準電圧
発生回路２は、バツテリ１から出力されるバツテ
リ電圧VBATTからUNDER CUT電圧VUCUTより低
い一定の基準電圧Vrefを発生するもので、例えば
図のように抵抗Ｒ１と順方向電圧がUNDER
CUT電圧より低いツエナーダイオードＤ１で構
成される。これにより装置が動作可能な状態にお
いては、基準電圧Vrefは一定のものとなる。カウ
ンタ６は、基準クロツク発生回路５より出力され
る基準クロツクを、制御回路１０からのUP指令
あるいはDOWN指令によつてカウントUPあるい
はカウントDOWNし、本実施例においては第１
表に示すように値が０のビツトはhighレベルの電
圧を出力し、値が１のビツトはlowレベルの電圧
を出力するものである。 なお、カウンタ６の上位ビツトはトランジスタ
Tr1，Tr2のベースに接続され、下位ビツトはト
ランジスタTr3，Tr4のベースに接続されている。
バツテリの残量電圧の検出と装置が動作可能な最
低電圧（以後UNDER CUT電圧VUCUTと呼ぶ）
との検出を同一回路によつて行ない、バラツキの
ない高品質なバツテリ残量検出を提供するもので
ある。 本発明の具体的一例をポータブルVTRを用い
て説明する。 従来のポータブルVTRにおいてのバツテリ残
量検出方式は、針式メータ方式と、バツテリ電圧
をいくつかの基準電圧を変えた比較器に入力して
検出する方式とがある。まず第一の針式メータ方
式においては、UNDER CUT電圧を検出する回
路とは別にバツテリ残量検出回路が必要であり、
使用する部品のバラツキを考慮すると、針式メー
タの調整と、UNDER CUT電圧検出の調整との
２種類の調整が必要となり、高価なものとなつて
いる。第２のそれぞれ基準電圧を変えた比較器を
使用する方式は、バツテリ残量電圧を比較する基
準電圧の数の比較器が必要であり、使用する各部
品のバラツキを考慮すると各比較器全てに基準電
圧の調整が必要となる。あるいは、UNDER
CUT電圧を検出する比較器のみ調整にすると、
バツテリ残量電圧の表示にバラツキが出てくる。
このように従来の方式は、高価で調整の多い方式
である。 本発明はこれらの欠点を除去するものである。 以下に本発明の実施例について図面とともに詳
細に亘つて説明する。尚、説明を簡略化するため
ここではバツテリ残量の分解能を２ビツト（bit）
で行なつたバツテリ残量検出の方式を１例として
挙げて説明する。 図はバツテリ残量の分解能を２ビツトで行なつ
たバツテリ残量検出方式の一例である。基準電圧
発生回路２は、バツテリ１から出力されるバツテ
リ電圧VBATTからUNDER CUT電圧VUCUTより低
い一定の基準電圧Vrefを発生するもので、例えば
図のように抵抗Ｒ１と順方向電圧がUNDER
CUT電圧より低いツエナーダイオードＤ１で構
成される。これにより装置が動作可能な状態にお
いては、基準電圧Vrefは一定のものとなる。カウ
ンタ６は、基準クロツク発生回路５より出力され
る基準クロツクを、制御回路１０からのUP指令
あるいはDOWN指令によつてカウントUPあるい
はカウントDOWNし、本実施例においては第１
表に示すように値が０のビツトはhighレベルの電
圧を出力し、値が１のビツトはlowレベルの電圧
を出力するものである。 なお、カウンタ６の上位ビツトはトランジスタ
Tr1，Tr2のベースに接続され、下位ビツトはト
ランジスタTr3，Tr4のベースに接続されている。
【表】
電圧変換回路４は、カウンタ６のカウント出力
をOVあるいは基準電圧Vrefに変換するもので、
例えば図のように四個のトランジスタTr1，Tr2，
Tr3，Tr4より構成されている。 Ｄ−Ａ変換回路７は、前記電圧変換回路４の出
力値をＤ−Ａ変換して電圧V2を発生するもので、
例えば図に示すように抵抗R3、R4、R5、R6を
はしご状に接続したものである。ただしこれらの
抵抗は、R3＝R5＝R6＝２×R4の抵抗値を有す
る。電圧発生回路８は、バツテリ電圧VBATTの変
化に応じた電圧V1を発生するもので、調整が可
能となる構成で、例えば図のように可変抵抗VR
１を用いた構成である。比較回路９は、電圧V1
と電圧V2の値を比較してその結果を出力するも
ので、図においては、電圧V1が電圧V2より大き
ければ、highの電圧、電圧V1が電圧V2より小さ
ければlowの電圧を出力するようになつている。
これと逆の電圧を出力する構成でもよい。制御回
路１０は、遅延回路３の出力電圧が制御回路１０
の中で設定するバツテリ残量検出開始電圧より大
きくなつたら、バツテリ残量検出を開始する。制
御回路１０は、バツテリ残量検出開始状態となつ
たら、カウンタ６をプリセツトし、比較回路９の
出力電圧を読み取り、その値からカウンタ６に
UP指令あるいはDOWN指令を送る。図の構成に
おいては、比較回路９の出力がhigh電圧ならUP
指令、low電圧ならDOWN指令を送るようにな
つている。すると、第１表に示すように制御回路
１０よりDOWN指令が出ている場合は電圧V2の
値は低くなり、UP指令が出ている場合は電圧V2
の値は高くなる。そして、比較回路９の出力電圧
が反転したら、バツテリ残量メモリ指令をメモリ
１１に送り、再びカウンタ６をプリセツトしバツ
テリ残量検出を行なつている。メモリ１１は、制
御回路１０よりバツテリ残量メモリ指令が送られ
てきたら、その時のカウンタ６の内容をメモリす
る。表示回路１２は、メモリ１１の内容を表示器
１５に表示する回路である。本実施例では分解能
を２ビツトで行なつている為、例えば４つのバー
表示を使うことでバツテリの残量電圧を４段階で
表示することができる。すなわち、電圧V2は４
段階の電圧を持ち、電圧V1がその４段階の電圧
のどのレベルにあるかを、比較回路９の出力電圧
の反転によつて検出し、その時のカウンタ６の値
をバー表示することでバツテリの残量電圧を４段
階表示できる。UNDER CUT指令回路１３は、
メモリ１１の内容がバツテリ電圧VBATTが
UNDER CUT電圧VUCUTより小さい値になつた
時に対応する値になつたらメカニズム・コントロ
ール回路１４に装置が動作するのを禁止する出力
を送つている。なお、遅延回路３を入れている理
由は、電源SW１がOFFからONになつた時、バ
ツテリ電圧VBATTに立上り時間があるため、バツ
テリ電圧VBATTがUNDER CUT電圧VUCUTになる
までにバツテリ残量検出を行なつてしまい、バツ
テリ電圧VBATTがUNDER CUT電圧VUCUTより低
いと誤判定してしまうのを禁止するためである。
だから、遅延回路３の回路素子Ｒ２，Ｃ１の値
は、電源SW１がOFFからONになつてから遅延
回路３の出力電圧が制御回路１０で設定されるバ
ツテリ残量検出開始電圧より大きくなるまでの時
間は、バツテリ電圧VBATTがUNDER CUT電圧
VUCUTまで立上がるまでの時間以上となるよう設
定する。 次にこのバツテリ残量検出方式におけるバツテ
リ残量値のバラツキを計算する。なお、図におい
ては、バツテリ残量検出の分解能は２ビツトとな
つているが、これをｎビツトの分解能にした検出
方式において計算を行なう。 本発明においては、バツテリ電圧VBATTが
UNDER CUT電圧VUCUTになつた時を基準にし
て行なう。よつて、バツテリ電圧VBATTがちよう
どUNDER CUT電圧VUCUTになつた事を検知す
る時のカウンタ６の値を10進数でＡとするとカウ
ンタ６が10進数でＡの時、V1とV2が同じ値とな
るよう電圧発生回路８の回路素子VR１を調整す
る。この時、回路素子Ｄ１のバラツキによる基準
電圧Vrefのバラツキをｒ％、Ｄ−Ａ変換回路４の
抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６のバラツキによる変
換電圧のバラツキをｑ％とするとUNDER CUT
電圧検知時のV2の値V2′は V2′＝Vref（１＋ｒ／100）Ａ／2n（１＋ｑ／100） …(1) 電圧発生回路８により、V1の値はバツテリ電
圧VBATTのｇ％となるとすると、UNDER CUT
電圧時のV1の値V1′は V1′＝VUCUT×ｇ／100 …(2) V2′の値とV1′の値は同じ値となるように電圧発
生回路８の回路素子VR１を調整しているため V1′＝V2′ …(3) (1)、(2)、(3)式より ｇ＝100／VUCUTVref（１＋ｒ／100）Ａ／2n（１＋ｑ
／ 100） …(4) ｇは(4)式で示した値となるよう調整される。 このように電圧発生回路８の回路素子VR１を
調整し、前述した方式によりバツテリ残量検出を
行なう。メモリ１１の内容が10進数でＡ＋ｍ（ｍ
＝０、１、２……）になつた時のバツテリ残量電
圧VBATTを計算する。この時次式が成立する。 VBATT×ｇ／100＝Vref（１＋ｒ／100）Ａ＋ｍ／2n（１
＋ｑ／100）…(5) (5)式に(4)式を代入すると VBATT＝VUCUT×Ａ＋ｍ／Ａ …(6) (6)式を見るとわかるように、検出されるバツテ
リ残量電圧はバラツキのない一定の値となる。 このように本発明のバツテリ残量検出方式を用
いれば、バツテリ残量検出とUNDER CUT電圧
検出を同一回路で行なうことができ、UNDER
CUT電圧検出のための調整を行なえば、バツテ
リ残量検出のための調整をせずにバラツキのない
バツテリ残量検出ができ、バツテリ残量検出の分
解能を高くすれば、非常に高品質のバツテリ残量
検出を行なうことができる。また、遅延回路３、
基準クロツク発生回路５、カウンタ６、制御回路
１０、メモリ１１をマイクロコンピユータを使用
して行なえばより簡易なバツテリ残量検出方式と
なる。
をOVあるいは基準電圧Vrefに変換するもので、
例えば図のように四個のトランジスタTr1，Tr2，
Tr3，Tr4より構成されている。 Ｄ−Ａ変換回路７は、前記電圧変換回路４の出
力値をＤ−Ａ変換して電圧V2を発生するもので、
例えば図に示すように抵抗R3、R4、R5、R6を
はしご状に接続したものである。ただしこれらの
抵抗は、R3＝R5＝R6＝２×R4の抵抗値を有す
る。電圧発生回路８は、バツテリ電圧VBATTの変
化に応じた電圧V1を発生するもので、調整が可
能となる構成で、例えば図のように可変抵抗VR
１を用いた構成である。比較回路９は、電圧V1
と電圧V2の値を比較してその結果を出力するも
ので、図においては、電圧V1が電圧V2より大き
ければ、highの電圧、電圧V1が電圧V2より小さ
ければlowの電圧を出力するようになつている。
これと逆の電圧を出力する構成でもよい。制御回
路１０は、遅延回路３の出力電圧が制御回路１０
の中で設定するバツテリ残量検出開始電圧より大
きくなつたら、バツテリ残量検出を開始する。制
御回路１０は、バツテリ残量検出開始状態となつ
たら、カウンタ６をプリセツトし、比較回路９の
出力電圧を読み取り、その値からカウンタ６に
UP指令あるいはDOWN指令を送る。図の構成に
おいては、比較回路９の出力がhigh電圧ならUP
指令、low電圧ならDOWN指令を送るようにな
つている。すると、第１表に示すように制御回路
１０よりDOWN指令が出ている場合は電圧V2の
値は低くなり、UP指令が出ている場合は電圧V2
の値は高くなる。そして、比較回路９の出力電圧
が反転したら、バツテリ残量メモリ指令をメモリ
１１に送り、再びカウンタ６をプリセツトしバツ
テリ残量検出を行なつている。メモリ１１は、制
御回路１０よりバツテリ残量メモリ指令が送られ
てきたら、その時のカウンタ６の内容をメモリす
る。表示回路１２は、メモリ１１の内容を表示器
１５に表示する回路である。本実施例では分解能
を２ビツトで行なつている為、例えば４つのバー
表示を使うことでバツテリの残量電圧を４段階で
表示することができる。すなわち、電圧V2は４
段階の電圧を持ち、電圧V1がその４段階の電圧
のどのレベルにあるかを、比較回路９の出力電圧
の反転によつて検出し、その時のカウンタ６の値
をバー表示することでバツテリの残量電圧を４段
階表示できる。UNDER CUT指令回路１３は、
メモリ１１の内容がバツテリ電圧VBATTが
UNDER CUT電圧VUCUTより小さい値になつた
時に対応する値になつたらメカニズム・コントロ
ール回路１４に装置が動作するのを禁止する出力
を送つている。なお、遅延回路３を入れている理
由は、電源SW１がOFFからONになつた時、バ
ツテリ電圧VBATTに立上り時間があるため、バツ
テリ電圧VBATTがUNDER CUT電圧VUCUTになる
までにバツテリ残量検出を行なつてしまい、バツ
テリ電圧VBATTがUNDER CUT電圧VUCUTより低
いと誤判定してしまうのを禁止するためである。
だから、遅延回路３の回路素子Ｒ２，Ｃ１の値
は、電源SW１がOFFからONになつてから遅延
回路３の出力電圧が制御回路１０で設定されるバ
ツテリ残量検出開始電圧より大きくなるまでの時
間は、バツテリ電圧VBATTがUNDER CUT電圧
VUCUTまで立上がるまでの時間以上となるよう設
定する。 次にこのバツテリ残量検出方式におけるバツテ
リ残量値のバラツキを計算する。なお、図におい
ては、バツテリ残量検出の分解能は２ビツトとな
つているが、これをｎビツトの分解能にした検出
方式において計算を行なう。 本発明においては、バツテリ電圧VBATTが
UNDER CUT電圧VUCUTになつた時を基準にし
て行なう。よつて、バツテリ電圧VBATTがちよう
どUNDER CUT電圧VUCUTになつた事を検知す
る時のカウンタ６の値を10進数でＡとするとカウ
ンタ６が10進数でＡの時、V1とV2が同じ値とな
るよう電圧発生回路８の回路素子VR１を調整す
る。この時、回路素子Ｄ１のバラツキによる基準
電圧Vrefのバラツキをｒ％、Ｄ−Ａ変換回路４の
抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６のバラツキによる変
換電圧のバラツキをｑ％とするとUNDER CUT
電圧検知時のV2の値V2′は V2′＝Vref（１＋ｒ／100）Ａ／2n（１＋ｑ／100） …(1) 電圧発生回路８により、V1の値はバツテリ電
圧VBATTのｇ％となるとすると、UNDER CUT
電圧時のV1の値V1′は V1′＝VUCUT×ｇ／100 …(2) V2′の値とV1′の値は同じ値となるように電圧発
生回路８の回路素子VR１を調整しているため V1′＝V2′ …(3) (1)、(2)、(3)式より ｇ＝100／VUCUTVref（１＋ｒ／100）Ａ／2n（１＋ｑ
／ 100） …(4) ｇは(4)式で示した値となるよう調整される。 このように電圧発生回路８の回路素子VR１を
調整し、前述した方式によりバツテリ残量検出を
行なう。メモリ１１の内容が10進数でＡ＋ｍ（ｍ
＝０、１、２……）になつた時のバツテリ残量電
圧VBATTを計算する。この時次式が成立する。 VBATT×ｇ／100＝Vref（１＋ｒ／100）Ａ＋ｍ／2n（１
＋ｑ／100）…(5) (5)式に(4)式を代入すると VBATT＝VUCUT×Ａ＋ｍ／Ａ …(6) (6)式を見るとわかるように、検出されるバツテ
リ残量電圧はバラツキのない一定の値となる。 このように本発明のバツテリ残量検出方式を用
いれば、バツテリ残量検出とUNDER CUT電圧
検出を同一回路で行なうことができ、UNDER
CUT電圧検出のための調整を行なえば、バツテ
リ残量検出のための調整をせずにバラツキのない
バツテリ残量検出ができ、バツテリ残量検出の分
解能を高くすれば、非常に高品質のバツテリ残量
検出を行なうことができる。また、遅延回路３、
基準クロツク発生回路５、カウンタ６、制御回路
１０、メモリ１１をマイクロコンピユータを使用
して行なえばより簡易なバツテリ残量検出方式と
なる。
図面は、本発明の一実施例の構成を示すブロツ
ク図である。 １……バツテリ、２……基準電圧発生回路、３
……遅延回路、４……電圧変換回路、５……基準
クロツク発生回路、６……カウンタ、７……Ｄ−
Ａ変換回路、８……電圧発生回路、９……比較回
路、１０……制御回路、１１……メモリ、１２…
…表示回路、１３……UNDER CUT指令回路、
１４……メカニズム・コントロール回路、１５…
…表示器。
ク図である。 １……バツテリ、２……基準電圧発生回路、３
……遅延回路、４……電圧変換回路、５……基準
クロツク発生回路、６……カウンタ、７……Ｄ−
Ａ変換回路、８……電圧発生回路、９……比較回
路、１０……制御回路、１１……メモリ、１２…
…表示回路、１３……UNDER CUT指令回路、
１４……メカニズム・コントロール回路、１５…
…表示器。
Claims (1)
- 【特許請求の範囲】 １ 装置が動作可能な最低電圧より低い一定の基
準電圧を作る基準電圧発生回路と、バツテリ電圧
の変化に応じた電圧を発生する電圧発生回路と、
基準クロツクを発生する基準クロツク発生回路
と、その基準クロツクに同期して制御信号に応じ
て、UPあるいはDOWNするカウンタと、前記カ
ウンタのカウンタ値をOVあるいは基準電圧に変
換する電圧変換回路と、前記電圧変換回路から出
力されるデジタル量をアナログ量に変換するＤ−
Ａ変換回路と、前記電圧発生回路の出力電圧と前
記Ｄ−Ａ変換回路の出力電圧とを比較する比較回
路と、前記カウンタをUPあるいはDOWNする制
御信号を出力し、前記比較回路の出力が変化した
らバツテリ残量メモリ指令を発生した後カウンタ
をプリセツトする制御回路と、前記制御回路から
バツテリ残量メモリ指令が出力されたら、その時
の前記カウンタの値をメモリするメモリ回路と、
前記メモリ回路の値をバツテリ残量表示器に表示
する表示回路とを具備することを特徴としたバツ
テリの残量電圧検出装置。 ２ 基準電圧発生回路の出力電圧を遅延させて前
記制御回路の動作開始を遅らせる遅延回路を具備
することを特徴とする特許請求の範囲第１項に記
載のバツテリの残量電圧検出装置。 ３ 電圧発生回路の設定電圧を調整可能に構成
し、Ｄ−Ａ変換回路の回路素子のバラツキによる
変換電圧のバラツキと基準電圧発生回路の回路素
子のバラツキによる基準電圧のバラツキとによる
残量電圧検出のバラツキを、前記電圧発生回路の
設定電圧を調整することによつて補正することを
特徴とする特許請求の範囲第１項に記載のバツテ
リの残量電圧検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173510A JPS5873879A (ja) | 1981-10-28 | 1981-10-28 | バツテリの残量電圧検出装置 |
| US06/436,351 US4521735A (en) | 1981-10-28 | 1982-10-25 | Battery voltage level detecting apparatus |
| KR8204831A KR860002001B1 (ko) | 1981-10-28 | 1982-10-27 | 배터리의 잔량전압 검출장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173510A JPS5873879A (ja) | 1981-10-28 | 1981-10-28 | バツテリの残量電圧検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873879A JPS5873879A (ja) | 1983-05-04 |
| JPH0325751B2 true JPH0325751B2 (ja) | 1991-04-08 |
Family
ID=15961860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173510A Granted JPS5873879A (ja) | 1981-10-28 | 1981-10-28 | バツテリの残量電圧検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873879A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651204Y2 (ja) * | 1976-08-24 | 1981-11-30 | ||
| JPS5726481Y2 (ja) * | 1977-06-24 | 1982-06-09 |
-
1981
- 1981-10-28 JP JP56173510A patent/JPS5873879A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873879A (ja) | 1983-05-04 |
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