JPS5934192Y2 - 電圧・電流発生装置 - Google Patents
電圧・電流発生装置Info
- Publication number
- JPS5934192Y2 JPS5934192Y2 JP2942679U JP2942679U JPS5934192Y2 JP S5934192 Y2 JPS5934192 Y2 JP S5934192Y2 JP 2942679 U JP2942679 U JP 2942679U JP 2942679 U JP2942679 U JP 2942679U JP S5934192 Y2 JPS5934192 Y2 JP S5934192Y2
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- JP
- Japan
- Prior art keywords
- output
- processor
- digital
- value
- analog converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は、プロセッサを使用して設定値に応じた電圧又
は電流を発生させる電圧・電流発生装置に関し、特にこ
の発生装置に用いられるディジタル・アナログ変換器の
ゲインを校正する校正手段に改良を施したものである。
は電流を発生させる電圧・電流発生装置に関し、特にこ
の発生装置に用いられるディジタル・アナログ変換器の
ゲインを校正する校正手段に改良を施したものである。
第1図は本考案の電圧・電流発生装置の一実施例を示す
ブロック図である。
ブロック図である。
第1図に訃いて、10は演算機能を有するプロセッサ(
マイクロ・プロセッサ)、20は設定値を設定するため
のダイアル、30は例えばLEDなどを用いて構成した
表示部、40はディジタル・アナログ変換器(以下、単
にDA変換器という)、50はスイッチ51とホールド
用コンデンサ52及びバッファアンプ53よりなるサン
プルホールド回路、60はサンプルホールド回路50の
出力を取出す出力端子、70は基準電圧Vrefを出力
する基準電圧源、71は比較器、80はメモリ、90は
校正を知らせるためのスイッチである。
マイクロ・プロセッサ)、20は設定値を設定するため
のダイアル、30は例えばLEDなどを用いて構成した
表示部、40はディジタル・アナログ変換器(以下、単
にDA変換器という)、50はスイッチ51とホールド
用コンデンサ52及びバッファアンプ53よりなるサン
プルホールド回路、60はサンプルホールド回路50の
出力を取出す出力端子、70は基準電圧Vrefを出力
する基準電圧源、71は比較器、80はメモリ、90は
校正を知らせるためのスイッチである。
サンプルホルダ50におけるスイッチ51は一定の周期
でオンとオフを繰返してオンの期間にDA変換器40の
出力をサンプルし、オフの期間これをホールドする。
でオンとオフを繰返してオンの期間にDA変換器40の
出力をサンプルし、オフの期間これをホールドする。
コンパレータ71はDA変換器40の出力と基準電圧V
refとを比較し、その大小により2値信号をプロセッ
サ10に与える。
refとを比較し、その大小により2値信号をプロセッ
サ10に与える。
プロセッサ10はサンプルホルダ用スイッチ51がオフ
のトキコンパレータ71が出力する2値信号がプロセッ
サ10の出力端11に与えられてDA変換器40のアナ
ログ出力と基準電圧Vrefが等しくなるように動作し
、またスイッチ51がオフのときコンパレータ71の出
力端をDA変換器40の入力端から切離すように動作す
る。
のトキコンパレータ71が出力する2値信号がプロセッ
サ10の出力端11に与えられてDA変換器40のアナ
ログ出力と基準電圧Vrefが等しくなるように動作し
、またスイッチ51がオフのときコンパレータ71の出
力端をDA変換器40の入力端から切離すように動作す
る。
このような構成からなる電圧・電流発生装置において、
第2図のグラフを用いて先ずDA変換器40を校正する
場合について説明する。
第2図のグラフを用いて先ずDA変換器40を校正する
場合について説明する。
なお、第2図においては縦軸に校正電圧を、横軸にプロ
セッサ10の出力端11よりより得られるディジタル値
をとっである。
セッサ10の出力端11よりより得られるディジタル値
をとっである。
校正用スイッチ90はオフとなっている。
出力端60に高精度の電圧計(図示せず)を接続してお
く。
く。
設定ダイアル20の設定操作によって得た設定値はプロ
セッサ10に読込豊れ、その値は表示器30で表示され
ると共にプロセッサ10の出力端11にはその設定値に
応じたディジタル信号が生じる。
セッサ10に読込豊れ、その値は表示器30で表示され
ると共にプロセッサ10の出力端11にはその設定値に
応じたディジタル信号が生じる。
このディジタル信号はDA変換器40によりアナログ信
号に変換されたのちサンプルホルダ用のスイッチ51に
よってサンプルされ、端子60より出力される。
号に変換されたのちサンプルホルダ用のスイッチ51に
よってサンプルされ、端子60より出力される。
この出力は電圧計に与えられて指示される。
電圧計の表示値が校正電圧Veal(例えばフルスケー
ル値)になったら校正用スイッチ90をオンにする。
ル値)になったら校正用スイッチ90をオンにする。
これにより、プロセッサ10は出力端11より得られる
ディジタル値を読込み、その値を校正値Cとしてメモリ
80に格納し、又、その時の設定値5ealの値もメモ
リ80に格納する。
ディジタル値を読込み、その値を校正値Cとしてメモリ
80に格納し、又、その時の設定値5ealの値もメモ
リ80に格納する。
一方、サンプリングスイッチ51がオフのとき、コンパ
レータ71はDA変換器40の出力と基準電圧Vref
とが比較され、その大小によって出力される2値信号は
プロセッサ10を介して出力端11よりDA変換器40
に与えられる。
レータ71はDA変換器40の出力と基準電圧Vref
とが比較され、その大小によって出力される2値信号は
プロセッサ10を介して出力端11よりDA変換器40
に与えられる。
プロセッサ10はDA変換器40の出力が基準電圧vr
efに一致するように動作1y、一致したときのプロセ
ッサ10の出力端11より得られるディジタル値をvr
とすると、このVrも読込み、メモリ80に格納する。
efに一致するように動作1y、一致したときのプロセ
ッサ10の出力端11より得られるディジタル値をvr
とすると、このVrも読込み、メモリ80に格納する。
基準電圧Vrefは一定値であるから、上記の値Vrは
DA変換器40の傾斜(ゲイン)とみなすことができる
。
DA変換器40の傾斜(ゲイン)とみなすことができる
。
この傾斜は第2図のイの線図で表わされる。
プロセッサ10はこのゲインVrをメモリ80に格納す
ると共に、前記の校正値CをこのVrでノルマライズし
た値C/Vrを演算し、この値もメモリ80に格納する
。
ると共に、前記の校正値CをこのVrでノルマライズし
た値C/Vrを演算し、この値もメモリ80に格納する
。
ところで、DA変換器40は例えば温度変化、或いは経
時変化などによシ、校正時より実際に使用するときにそ
のゲインが変わる可能性があるものである。
時変化などによシ、校正時より実際に使用するときにそ
のゲインが変わる可能性があるものである。
次に使用時について説明する。
使用時においては、設定ダイアル20で設定した値はプ
ロセッサ10に読込1れ、その値は表示器30で表示さ
れると共に出力端11よりDA変換器40に与えられて
アナログ信号に変換される。
ロセッサ10に読込1れ、その値は表示器30で表示さ
れると共に出力端11よりDA変換器40に与えられて
アナログ信号に変換される。
このアナログ信号ハサンプルホルダ50のスイッチ51
によりサンプリングされ、コンデンサ52でホールドさ
れると共に、バッファアンプ50を介して出力端子60
より取出される。
によりサンプリングされ、コンデンサ52でホールドさ
れると共に、バッファアンプ50を介して出力端子60
より取出される。
一方、サンプリングスイッチ51がオフの期間に基準電
圧VrefとDA変換器40の出力はコンパレータ71
で比較され、コンパレータ71が出力する2値信号はプ
ロセッサ10を介して出力端11よりDA変換器40に
このDA変換器40の出力が基準電圧Vrefに一致す
るように与えられる。
圧VrefとDA変換器40の出力はコンパレータ71
で比較され、コンパレータ71が出力する2値信号はプ
ロセッサ10を介して出力端11よりDA変換器40に
このDA変換器40の出力が基準電圧Vrefに一致す
るように与えられる。
一致したときのプロセッサ10の出力端11のディジタ
ル信号の値をVr′とすると、このvr′は使用時にお
けるDA変換器40のゲインと見なすことができ、この
ゲインは第2図の線図口で表わされる。
ル信号の値をVr′とすると、このvr′は使用時にお
けるDA変換器40のゲインと見なすことができ、この
ゲインは第2図の線図口で表わされる。
したがって、校正時においてCの値のディジタル信号を
DA変換器40に与えることにより、出力端子60より
Vealの電圧が出力していたものが使用時において校
正しないでこの1曾Cの値になるように設定ダイアル2
0で設定すると、DA変換器40のゲイン変動に伴って
第2図のグラフより明らかなように出力端子60よりV
。
DA変換器40に与えることにより、出力端子60より
Vealの電圧が出力していたものが使用時において校
正しないでこの1曾Cの値になるように設定ダイアル2
0で設定すると、DA変換器40のゲイン変動に伴って
第2図のグラフより明らかなように出力端子60よりV
。
al’の出力電圧しか出ないことになる。
使用時において、DA変換器40のゲインが第2図の口
で表わされるとき、端子60よりVealの出力電圧を
得るためには、Cのディジタル信号がDA変換器40に
与えられなげればならない。
で表わされるとき、端子60よりVealの出力電圧を
得るためには、Cのディジタル信号がDA変換器40に
与えられなげればならない。
前記のような電圧・電流発生装置は本願出願人によって
実願昭53−99993号として出願したが、出願後上
記のような問題点があることがわかった。
実願昭53−99993号として出願したが、出願後上
記のような問題点があることがわかった。
本考案はこのような問題点を解決する為になされたもの
で、校正時においてメモリ80に記憶したゲインVr1
又は校正値Cをゲインvrでノルマライズした値C/V
rをもとにして使用時においてプロセッサ10で演算す
ることにより、使用時においてDA変換器40のゲイン
が第2図の口で示されるような場合、プロセッサ10の
出力端11より得られるディジタル信号が自動的にCの
値になるようにしたものである。
で、校正時においてメモリ80に記憶したゲインVr1
又は校正値Cをゲインvrでノルマライズした値C/V
rをもとにして使用時においてプロセッサ10で演算す
ることにより、使用時においてDA変換器40のゲイン
が第2図の口で示されるような場合、プロセッサ10の
出力端11より得られるディジタル信号が自動的にCの
値になるようにしたものである。
即ち、第2図のグラフから明らかなように
の関係がある。
(1) 、 (2)式よりCとCの関係は次式で表わさ
れる。
れる。
したがって、プロセッサ10は校正時においてメモリ8
0に格納した校正値Cとゲインvrを使用時において読
出して(3)式で示す演算をすることにより、DA変換
器40のゲインが変動してもその変動は自動的に補正さ
れる。
0に格納した校正値Cとゲインvrを使用時において読
出して(3)式で示す演算をすることにより、DA変換
器40のゲインが変動してもその変動は自動的に補正さ
れる。
なお、実際には使用時において、設定器30の設定ダイ
アル20で設定した値をSとするとプロセッサ10はこ
のSと校正時においてメモリ80に格納した校正時にお
ける設定値5cal及び(3)式をもとにして、プロセ
ッサ10は使用時において下式(4)の演算を行なう。
アル20で設定した値をSとするとプロセッサ10はこ
のSと校正時においてメモリ80に格納した校正時にお
ける設定値5cal及び(3)式をもとにして、プロセ
ッサ10は使用時において下式(4)の演算を行なう。
これにより、プロセッサ10の出力端11からは設定ダ
イアル20で設定した値Sに応じた正しいディジタル出
力りが得られる。
イアル20で設定した値Sに応じた正しいディジタル出
力りが得られる。
なお、上述では1点校正の場合を示したが、2点以上の
校正点を有する場合であってもよい。
校正点を有する場合であってもよい。
以上説明した如く、本考案によればディジタル・アナロ
グ変換器のゲインを自動的に校正することができ、正確
に設定値に応じた電圧・電流を発生する装置が実現でき
る。
グ変換器のゲインを自動的に校正することができ、正確
に設定値に応じた電圧・電流を発生する装置が実現でき
る。
第1図は本考案の発生装置の一実施例を示すブロック図
、第2図は第1図装置の動作を説明するための図である
。 10・・・プロセッサ、20・・・設定ダイアル、30
・・・表示部、40・・・ディジタル・アナログ変換器
、50・・・サンプルホールド回路、60・・・出力端
子、11・・・ディジタル・アナログ変換器の出力端。
、第2図は第1図装置の動作を説明するための図である
。 10・・・プロセッサ、20・・・設定ダイアル、30
・・・表示部、40・・・ディジタル・アナログ変換器
、50・・・サンプルホールド回路、60・・・出力端
子、11・・・ディジタル・アナログ変換器の出力端。
Claims (1)
- 【実用新案登録請求の範囲】 設定値を設定する設定ダイアル、使用時において前記設
定ダイアルで設定した設定値Sと校正時訃いて設定ダイ
アルで設定した設定値5calとが読み込會れるプロセ
ッサ、このプロセッサで駆動される表示器、前記プロセ
ッサのディジタル出力をアナログ化するディジタル・ア
ナログ変換器、このディジタル・アナログ変換器の出力
をサンプリングしてホールドするサンプルホールド回路
、このサンプルホールド回路の出力が取り出される出力
端子、基準電圧源と前記ディジタル・アナログ変換器の
出力とを比較しその大小関係に応じて出力する二値信号
を前記サンプルホールド回路のホールド動作時に前記プ
ロセッサを介して前記ディジタル・アナログ変換器に与
える比較器、前記プロセッサに校正を知らせるスイッチ
、及び校正時において前記設定ダイアルを調整して前記
出力端子よう得られる校正電圧Vealになったときの
プロセッサの出力ディジタル値Cと、前記ディジタル・
アナログ変換器の出力値と基準電圧源の出力値とが一致
したときにおける前記プロセッサの出力ディジタル値V
rを記憶するメモリとを具備し、使用時において前記メ
モリよりC(!:Vrを読み出すと共に前記ディジタル
・アナログ変換器の出力値と基準電圧源の出力値とが一
致したときにおけるプロセッサの出力デイジタルf直V
r’とによりC−Vr’/Vrの演算を前記プロセッサ
で行なわせることにより、このプロセッサの出力端より
下式(1)で表わされるディジタル出力りを得るように
したことを特徴とする電圧・電流発生装置。 Doc S/5eal X C−Vr /Vr
=”−(1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942679U JPS5934192Y2 (ja) | 1979-03-08 | 1979-03-08 | 電圧・電流発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942679U JPS5934192Y2 (ja) | 1979-03-08 | 1979-03-08 | 電圧・電流発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55130436U JPS55130436U (ja) | 1980-09-16 |
| JPS5934192Y2 true JPS5934192Y2 (ja) | 1984-09-21 |
Family
ID=28877199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2942679U Expired JPS5934192Y2 (ja) | 1979-03-08 | 1979-03-08 | 電圧・電流発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934192Y2 (ja) |
-
1979
- 1979-03-08 JP JP2942679U patent/JPS5934192Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55130436U (ja) | 1980-09-16 |
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