JPH03257545A - プログラム動作確認方式 - Google Patents
プログラム動作確認方式Info
- Publication number
- JPH03257545A JPH03257545A JP2056973A JP5697390A JPH03257545A JP H03257545 A JPH03257545 A JP H03257545A JP 2056973 A JP2056973 A JP 2056973A JP 5697390 A JP5697390 A JP 5697390A JP H03257545 A JPH03257545 A JP H03257545A
- Authority
- JP
- Japan
- Prior art keywords
- program
- rom
- cpu
- ram
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- Prior art date
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- Pending
Links
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- 238000012360 testing method Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 8
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- 238000012545 processing Methods 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラム動作確認方式に関し、特にマイクロ
コンピュータを使用した場合のプログラム動作確認方式
に関する。
コンピュータを使用した場合のプログラム動作確認方式
に関する。
従来、マイクロコンピュータを使用した場合のプログラ
ムの動作状態の正常性を確認する方法としては、正常処
理と異常処理に関する試験を実施し、動作が正常であれ
ば正常性が確認されたものと判定していた。
ムの動作状態の正常性を確認する方法としては、正常処
理と異常処理に関する試験を実施し、動作が正常であれ
ば正常性が確認されたものと判定していた。
第２図は従来のプログラム確認方式の構成を示すブロッ
ク図で、ＣＰＵＩとＲＯＭ２が、アドレスバス３、デー
タバス４で接続され、ＲＯＭ２にはプログラムを収納し
、ＣＰＵ１はＲＯＭ２のプログラムの内容に従って種種
のｌ１０（入出力装置）の制御を行なう。読出し信号５
および書込み信号６は、ＲＯＭ２に対する書込み、読出
しを行なう信号である。このような構成によって、正常
処理と異常処理に関する試験を実施して、プログラムの
動作状態の正常性を確認していた。
ク図で、ＣＰＵＩとＲＯＭ２が、アドレスバス３、デー
タバス４で接続され、ＲＯＭ２にはプログラムを収納し
、ＣＰＵ１はＲＯＭ２のプログラムの内容に従って種種
のｌ１０（入出力装置）の制御を行なう。読出し信号５
および書込み信号６は、ＲＯＭ２に対する書込み、読出
しを行なう信号である。このような構成によって、正常
処理と異常処理に関する試験を実施して、プログラムの
動作状態の正常性を確認していた。
上述した従来のプログラム動作状態確認方法は、マイク
ロコンピュータに関する機能仕様と試験内容との整合が
とれていない場合や、種種の組合せ試験をもらしてしま
った場合に、実際にプログラムのすべてが動作している
か否かの判定が出来ないという欠点がある。
ロコンピュータに関する機能仕様と試験内容との整合が
とれていない場合や、種種の組合せ試験をもらしてしま
った場合に、実際にプログラムのすべてが動作している
か否かの判定が出来ないという欠点がある。
本発明のプログラム動作確認方式は、プログラムを格納
しＣＰＵとアドレスバスおよびデータバスを介して接続
されるＲＯＭと同一構成のアドレスを有するＲＡＭを前
記アドレスバスおよびデータバスを介して前記ＲＯＭと
並列にマルチ接続し、種種の動作試験において前記ＣＰ
Ｕが前記ＲＯＭから読み出すプログラムを前記ＲＡＭに
も同時に格納して前記動作試験実施後に読み出し順次オ
リジナルのプログラムとの比較を行なって各アドレスに
おけるデータが同一であるか否かによってプログラムの
動作の正常性を確認する手段を備えて構成される。
しＣＰＵとアドレスバスおよびデータバスを介して接続
されるＲＯＭと同一構成のアドレスを有するＲＡＭを前
記アドレスバスおよびデータバスを介して前記ＲＯＭと
並列にマルチ接続し、種種の動作試験において前記ＣＰ
Ｕが前記ＲＯＭから読み出すプログラムを前記ＲＡＭに
も同時に格納して前記動作試験実施後に読み出し順次オ
リジナルのプログラムとの比較を行なって各アドレスに
おけるデータが同一であるか否かによってプログラムの
動作の正常性を確認する手段を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明のプログラム動作確認方式の一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
第１図において、１はｃｐｕ、２はＲＯＭ、３はアドレ
スバス、４はデータバス、５は読出し信号、６は書込み
信号、７はゲート信号、８は選択信号、９はゲート回路
、１０はＲＯＭ読出し信号、１１は選択回路、１２はＲ
ＡＭ書込み信号、１３はＲＡＭ読出し信号、１４はＲＡ
Ｍである。
スバス、４はデータバス、５は読出し信号、６は書込み
信号、７はゲート信号、８は選択信号、９はゲート回路
、１０はＲＯＭ読出し信号、１１は選択回路、１２はＲ
ＡＭ書込み信号、１３はＲＡＭ読出し信号、１４はＲＡ
Ｍである。
第１図において、第２図と同一要素には同一番号を付与
しである。
しである。
次に、第１図の実施例の動作について説明する。
ＣＰＵＩは、立上げた時にゲート信号７を出力し、また
読出し信号５を書込み信号６のいずれかを選択する選択
信号８を出力し、立上げ時にはＣＰＵ １からの書込み
信号６をＲＡＭ書込み信号１２とＲＡＭ１４に供給し、
読出し信号５はゲート信号７によってゲート回路９から
ＲＯＭ読出し信号１０としてＲＯＭ２に供給される。
読出し信号５を書込み信号６のいずれかを選択する選択
信号８を出力し、立上げ時にはＣＰＵ １からの書込み
信号６をＲＡＭ書込み信号１２とＲＡＭ１４に供給し、
読出し信号５はゲート信号７によってゲート回路９から
ＲＯＭ読出し信号１０としてＲＯＭ２に供給される。
ＣＰＵＩは、ＲＯＭ２内に格納されたプログラムに従っ
て、各１１０分の制御等を実施する。
て、各１１０分の制御等を実施する。
ＣＰＵＩがＲＯＭ読出し信号１０によってＲＯＭ２から
読み出したプログラムは、データバス４を介してＣＰＵ
Ｉに入力されるとともに、ＲＡＭ１４内にも同時に格納
される。
読み出したプログラムは、データバス４を介してＣＰＵ
Ｉに入力されるとともに、ＲＡＭ１４内にも同時に格納
される。
プログラムの動作確認のための種種の試験を実施した後
にゲート信号７を断とし、選択信号８を出力してＣＰＵ
Ｉからの読出し信号５をＲＡＭ読出し信号１３としてＲ
ＡＭ１４に供給する。これにより、ＲＡＭ１４内に格納
されたプログラムを読み出し、順次オリジナルのプログ
ラムと比較する。この比較のアドレスにおけるデータが
同一データの場合、プログラムは正しく動作しているこ
とになり、データが相違した場合、プログラムは動作し
ていないことがわかる。
にゲート信号７を断とし、選択信号８を出力してＣＰＵ
Ｉからの読出し信号５をＲＡＭ読出し信号１３としてＲ
ＡＭ１４に供給する。これにより、ＲＡＭ１４内に格納
されたプログラムを読み出し、順次オリジナルのプログ
ラムと比較する。この比較のアドレスにおけるデータが
同一データの場合、プログラムは正しく動作しているこ
とになり、データが相違した場合、プログラムは動作し
ていないことがわかる。
チエツクが終った時、選択信号８を出力して、ＣＰＵＩ
からの書込信号６をＲＡＭ書込信号１２と接続してＲＡ
Ｍ１４を初期化する。
からの書込信号６をＲＡＭ書込信号１２と接続してＲＡ
Ｍ１４を初期化する。
以上説明したように本発明は、ＣＰＵとアドレスバスお
よびデータバスを介して接続するＲＯＭと同一アドレス
構成としたＲＡＭを併設してＲＯＭから読み出すプログ
ラムをＣＰＵとともにＲＡＭにも格納し、試験終了後に
読み出してオリジナルのプログラムと比較することによ
り、プログラムの動作状態を容易に確認できる効果があ
る。
よびデータバスを介して接続するＲＯＭと同一アドレス
構成としたＲＡＭを併設してＲＯＭから読み出すプログ
ラムをＣＰＵとともにＲＡＭにも格納し、試験終了後に
読み出してオリジナルのプログラムと比較することによ
り、プログラムの動作状態を容易に確認できる効果があ
る。
第１図は、本発明に係わるプログラム動作確認方式の一
実施例を示すブロック図、第２図は、従来のプログラム
動作確認方式の一例を示すブロック図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・アドレスバ
ス、４・・・データバス、５・・・読出し信号、６・・
・書込み信号、７・・・ゲート信号、８・・・選択信号
、９・・・ゲート回路、１０・・・ＲＯＭ読出し信号、
１１・・・選択回路、１２・・・ＲＡＭ書込み信号、１
３・・・ＲＡＭ読出し信号、 １４・・・ＲＯＭ。
実施例を示すブロック図、第２図は、従来のプログラム
動作確認方式の一例を示すブロック図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・アドレスバ
ス、４・・・データバス、５・・・読出し信号、６・・
・書込み信号、７・・・ゲート信号、８・・・選択信号
、９・・・ゲート回路、１０・・・ＲＯＭ読出し信号、
１１・・・選択回路、１２・・・ＲＡＭ書込み信号、１
３・・・ＲＡＭ読出し信号、 １４・・・ＲＯＭ。
Claims (1)
- プログラムを格納しＣＰＵとアドレスバスおよびデータ
バスを介して接続されるＲＯＭと同一構成のアドレスを
有するＲＡＭを前記アドレスバスおよびデータバスを介
して前記ＲＯＭと並列にマルチ接続し、種種の動作試験
において前記ＣＰＵが前記ＲＯＭから読み出すプログラ
ムを前記ＲＡＭにも同時に格納して前記動作試験実施後
に読み出し順次オリジナルのプログラムとの比較を行な
って各アドレスにおけるデータが同一であるか否かによ
ってプログラムの動作の正常性を確認する手段を備えて
成ることを特徴とするプログラム動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056973A JPH03257545A (ja) | 1990-03-07 | 1990-03-07 | プログラム動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056973A JPH03257545A (ja) | 1990-03-07 | 1990-03-07 | プログラム動作確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257545A true JPH03257545A (ja) | 1991-11-18 |
Family
ID=13042465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056973A Pending JPH03257545A (ja) | 1990-03-07 | 1990-03-07 | プログラム動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257545A (ja) |
-
1990
- 1990-03-07 JP JP2056973A patent/JPH03257545A/ja active Pending
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