JPH1091537A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH1091537A JPH1091537A JP8242971A JP24297196A JPH1091537A JP H1091537 A JPH1091537 A JP H1091537A JP 8242971 A JP8242971 A JP 8242971A JP 24297196 A JP24297196 A JP 24297196A JP H1091537 A JPH1091537 A JP H1091537A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
- G06F11/2635—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers using a storage for the test inputs, e.g. test ROM, script files
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 マイクロコンピュータに内蔵されたＲＯＭの
データを、試験装置を用いずに確認する。 【解決手段】 テストモード時、外部端子１５に与える
テスト信号ＴＳを“１”にする。これにより、レジスタ
１３の出力信号がセレクタ１４を介してＲＯＭ１６のア
ドレス端子Ａに与えられる。また、ＲＯＭ１６から読み
出されたデータは、セレクタ１７を介してレジスタ１８
に出力される。一方、テストプログラムが格納された外
部ＲＯＭ３０を、アドレス端子２１及びデータ端子２２
に接続することにより、ＣＰＵ１１でこの外部ＲＯＭ３
０内のテストプログラムが実行される。テストプログラ
ムによってＲＯＭ１６内のデータを読み出して、外部Ｒ
ＯＭ３０内の基準データと比較することで、ＲＯＭ１６
のデータが確認される。
データを、試験装置を用いずに確認する。 【解決手段】 テストモード時、外部端子１５に与える
テスト信号ＴＳを“１”にする。これにより、レジスタ
１３の出力信号がセレクタ１４を介してＲＯＭ１６のア
ドレス端子Ａに与えられる。また、ＲＯＭ１６から読み
出されたデータは、セレクタ１７を介してレジスタ１８
に出力される。一方、テストプログラムが格納された外
部ＲＯＭ３０を、アドレス端子２１及びデータ端子２２
に接続することにより、ＣＰＵ１１でこの外部ＲＯＭ３
０内のテストプログラムが実行される。テストプログラ
ムによってＲＯＭ１６内のデータを読み出して、外部Ｒ
ＯＭ３０内の基準データと比較することで、ＲＯＭ１６
のデータが確認される。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置（以
下、ＣＰＵという）、読み出し専用メモリ（以下、ＲＯ
Ｍという）等を半導体基板上に集積して形成したマイク
ロコンピュータに関するものであり、特に、そのＲＯＭ
の記憶内容を確認するための機能を有するマイクロコン
ピュータに関するものである。
下、ＣＰＵという）、読み出し専用メモリ（以下、ＲＯ
Ｍという）等を半導体基板上に集積して形成したマイク
ロコンピュータに関するものであり、特に、そのＲＯＭ
の記憶内容を確認するための機能を有するマイクロコン
ピュータに関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：特開平１−１５４２４８号公報 図２は、前記文献に記載された従来のマイクロコンピュ
ータの概略の構成図である。このマイクロコンピュータ
は、ＣＰＵ１を有しており、このＣＰＵ１には、アドレ
ス信号を伝送するためのアドレスバス２及びデータ信号
を伝送するためのデータバス３が接続されている。アド
レスバス２には、ＲＯＭ４のアドレス端子が接続されて
いる。ＲＯＭ４は一定のデータ格納領域を有し、アドレ
ス端子に与えられたアドレス信号ＡＤで指定される領域
に格納されたデータを読み出して出力するメモリであ
る。ＲＯＭ４の出力側には、出力選択回路５の入力側が
接続されている。出力選択回路５は、選択端子Ｓと、２
組の出力端子Ｏ０，Ｏ１とを有しており、外部端子６を
通してこの選択端子Ｓに与えられるテスト信号ＴＳの論
理値“０”，“１”に従って、入力側の与えられた信号
を、これらの出力端子Ｏ０またはＯ１に切り替えて出力
する回路である。
例えば次のような文献に記載されるものがあった。 文献：特開平１−１５４２４８号公報 図２は、前記文献に記載された従来のマイクロコンピュ
ータの概略の構成図である。このマイクロコンピュータ
は、ＣＰＵ１を有しており、このＣＰＵ１には、アドレ
ス信号を伝送するためのアドレスバス２及びデータ信号
を伝送するためのデータバス３が接続されている。アド
レスバス２には、ＲＯＭ４のアドレス端子が接続されて
いる。ＲＯＭ４は一定のデータ格納領域を有し、アドレ
ス端子に与えられたアドレス信号ＡＤで指定される領域
に格納されたデータを読み出して出力するメモリであ
る。ＲＯＭ４の出力側には、出力選択回路５の入力側が
接続されている。出力選択回路５は、選択端子Ｓと、２
組の出力端子Ｏ０，Ｏ１とを有しており、外部端子６を
通してこの選択端子Ｓに与えられるテスト信号ＴＳの論
理値“０”，“１”に従って、入力側の与えられた信号
を、これらの出力端子Ｏ０またはＯ１に切り替えて出力
する回路である。
【０００３】出力選択回路５の出力端子Ｏ０は入力選択
回路７の入力端子Ｉ０に、出力端子Ｏ１は外部端子８
に、それぞれ接続されている。入力選択回路７は、入力
端子Ｉ０及びＩ１と、選択端子Ｓとを有し、外部端子６
を通してこの選択端子Ｓに与えられるテスト信号ＴＳの
“０”，“１”に従って、入力端子Ｉ０またはＩ１に入
力される信号を選択して出力側に出力する回路である。
入力選択回路７の入力端子Ｉ１は外部端子９に接続さ
れ、入力選択回路７の出力側はデータバス３に接続され
ている。また、アドレスバス２には、外部にアドレス信
号を出力するための外部端子１０が接続されている。こ
のような構成のマイクロコンピュータにおいて、通常動
作時には、通常動作モードを指定するために、外部端子
６に与えるテスト信号ＴＳを“０”にする。これによ
り、出力選択回路５に入力された信号は出力端子Ｏ０側
に出力され、入力選択回路７の入力端子Ｉ０に入力され
た信号が出力側に出力されるようになる。従って、ＲＯ
Ｍ４のデータはデータバス３へ出力され、そのＲＯＭ４
に格納されたプログラムに基づいて、ＣＰＵ１によるデ
ィジタル処理が実行される。
回路７の入力端子Ｉ０に、出力端子Ｏ１は外部端子８
に、それぞれ接続されている。入力選択回路７は、入力
端子Ｉ０及びＩ１と、選択端子Ｓとを有し、外部端子６
を通してこの選択端子Ｓに与えられるテスト信号ＴＳの
“０”，“１”に従って、入力端子Ｉ０またはＩ１に入
力される信号を選択して出力側に出力する回路である。
入力選択回路７の入力端子Ｉ１は外部端子９に接続さ
れ、入力選択回路７の出力側はデータバス３に接続され
ている。また、アドレスバス２には、外部にアドレス信
号を出力するための外部端子１０が接続されている。こ
のような構成のマイクロコンピュータにおいて、通常動
作時には、通常動作モードを指定するために、外部端子
６に与えるテスト信号ＴＳを“０”にする。これによ
り、出力選択回路５に入力された信号は出力端子Ｏ０側
に出力され、入力選択回路７の入力端子Ｉ０に入力され
た信号が出力側に出力されるようになる。従って、ＲＯ
Ｍ４のデータはデータバス３へ出力され、そのＲＯＭ４
に格納されたプログラムに基づいて、ＣＰＵ１によるデ
ィジタル処理が実行される。
【０００４】一方、ＲＯＭ４に格納された内容をテスト
するテストモード時には、外部端子９，１０に、テスト
プログラムが格納された図示しない外部ＲＯＭのデータ
端子及びアドレス端子をそれぞれ接続し、外部端子８に
データの読取りを行うための試験装置を接続する。更
に、外部端子６に与えるテスト信号ＴＳを“１”にす
る。これにより、出力選択回路５に入力された信号は出
力端子Ｏ１側に出力され、入力選択回路７の入力端子Ｉ
１に入力された信号が出力側に出力されるようになる。
従って、外部ＲＯＭのデータがデータバス３へ出力さ
れ、ＲＯＭ４に格納されたデータは外部端子８から出力
される。ＣＰＵ１は、外部ＲＯＭに格納されたテストプ
ログラムに基づいた処理を実行する。ＣＰＵ１の処理動
作に応じてアドレスバス２に出力されるアドレス信号Ａ
Ｄは逐次更新され、そのアドレス信号ＡＤに応じて、Ｒ
ＯＭ４の該当するアドレスのデータが外部端子８に出力
されるので、この外部端子８に接続した試験装置によっ
て、その出力されるデータを読み取り、ＲＯＭ４に格納
されたデータの内容を確認することができる。
するテストモード時には、外部端子９，１０に、テスト
プログラムが格納された図示しない外部ＲＯＭのデータ
端子及びアドレス端子をそれぞれ接続し、外部端子８に
データの読取りを行うための試験装置を接続する。更
に、外部端子６に与えるテスト信号ＴＳを“１”にす
る。これにより、出力選択回路５に入力された信号は出
力端子Ｏ１側に出力され、入力選択回路７の入力端子Ｉ
１に入力された信号が出力側に出力されるようになる。
従って、外部ＲＯＭのデータがデータバス３へ出力さ
れ、ＲＯＭ４に格納されたデータは外部端子８から出力
される。ＣＰＵ１は、外部ＲＯＭに格納されたテストプ
ログラムに基づいた処理を実行する。ＣＰＵ１の処理動
作に応じてアドレスバス２に出力されるアドレス信号Ａ
Ｄは逐次更新され、そのアドレス信号ＡＤに応じて、Ｒ
ＯＭ４の該当するアドレスのデータが外部端子８に出力
されるので、この外部端子８に接続した試験装置によっ
て、その出力されるデータを読み取り、ＲＯＭ４に格納
されたデータの内容を確認することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
マイクロコンピュータにおけるＲＯＭ４の記憶内容の確
認試験では、次の（ｉ），（ii）のような課題があっ
た。 （ｉ） 外部端子８から出力されるＲＯＭ４のデータを
読み取るために、試験装置が必要である。 （ii） ＲＯＭ４のアドレス端子には、アドレスバス２
から、外部ＲＯＭに格納されたテストプログラムに基づ
いたアドレス信号ＡＤが与えられるので、全アドレスを
逐次読み出すことは不可能であり、完全な試験をするた
めのテストプログラムを作成することが困難である。 本発明は、前記従来技術が持っていた課題を解決し、試
験装置を用いること無く、ＲＯＭ４の全アドレスの内容
を確認するための機能を有するマイクロコンピュータを
提供するものである。
マイクロコンピュータにおけるＲＯＭ４の記憶内容の確
認試験では、次の（ｉ），（ii）のような課題があっ
た。 （ｉ） 外部端子８から出力されるＲＯＭ４のデータを
読み取るために、試験装置が必要である。 （ii） ＲＯＭ４のアドレス端子には、アドレスバス２
から、外部ＲＯＭに格納されたテストプログラムに基づ
いたアドレス信号ＡＤが与えられるので、全アドレスを
逐次読み出すことは不可能であり、完全な試験をするた
めのテストプログラムを作成することが困難である。 本発明は、前記従来技術が持っていた課題を解決し、試
験装置を用いること無く、ＲＯＭ４の全アドレスの内容
を確認するための機能を有するマイクロコンピュータを
提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明は、マイクロコンピュータにおいて、アドレ
ス信号を出力するとともに、該アドレス信号に従って与
えられる第１のデータ信号に基づいてデータの比較及び
演算を含むディジタル処理を行い、該ディジタル処理に
基づく第２のデータ信号を出力するＣＰＵと、前記第１
または第２のデータ信号及び前記アドレス信号を伝送す
る共通バスと、前記共通バスに接続され、前記アドレス
信号で指定されたときに前記第２のデータ信号を保持し
て、その保持した情報を出力する第１の保持手段と、前
記アドレス信号と前記第１の保持手段の出力信号とが与
えられ、テストモード時には該第１の保持手段の出力信
号を選択して出力し、非テストモード時には該アドレス
信号を選択して出力する選択手段と、データが格納され
た一定の領域を有し、前記選択手段の出力信号で指定さ
れる領域に格納されたデータを読み出して出力するＲＯ
Ｍとを、半導体基板上に設けている。
め、本発明は、マイクロコンピュータにおいて、アドレ
ス信号を出力するとともに、該アドレス信号に従って与
えられる第１のデータ信号に基づいてデータの比較及び
演算を含むディジタル処理を行い、該ディジタル処理に
基づく第２のデータ信号を出力するＣＰＵと、前記第１
または第２のデータ信号及び前記アドレス信号を伝送す
る共通バスと、前記共通バスに接続され、前記アドレス
信号で指定されたときに前記第２のデータ信号を保持し
て、その保持した情報を出力する第１の保持手段と、前
記アドレス信号と前記第１の保持手段の出力信号とが与
えられ、テストモード時には該第１の保持手段の出力信
号を選択して出力し、非テストモード時には該アドレス
信号を選択して出力する選択手段と、データが格納され
た一定の領域を有し、前記選択手段の出力信号で指定さ
れる領域に格納されたデータを読み出して出力するＲＯ
Ｍとを、半導体基板上に設けている。
【０００７】更に、このマイクロコンピュータには、前
記ＲＯＭの出力信号が入力される入力側と、第１及び第
２の出力側とを有し、前記テストモード時には入力され
た信号を該第１の出力側に出力し、前記非テストモード
時には入力された信号を前記第１のデータ信号として該
第２の出力側を介して前記共通バスへ出力する切替手段
と、前記切替手段の第１の出力側に接続され、該切替手
段の出力信号を保持するとともに、前記アドレス信号に
よって指定されたときにその保持した情報を前記第１の
データ信号として前記共通バスへ出力する第２の保持手
段と、前記アドレス信号を外部に出力するアドレス端子
と、前記第１のデータ信号が外部から入力されるデータ
端子とを、設けている。本発明によれば、以上のように
マイクロコンピュータを構成したので、次のような作用
が行われる。
記ＲＯＭの出力信号が入力される入力側と、第１及び第
２の出力側とを有し、前記テストモード時には入力され
た信号を該第１の出力側に出力し、前記非テストモード
時には入力された信号を前記第１のデータ信号として該
第２の出力側を介して前記共通バスへ出力する切替手段
と、前記切替手段の第１の出力側に接続され、該切替手
段の出力信号を保持するとともに、前記アドレス信号に
よって指定されたときにその保持した情報を前記第１の
データ信号として前記共通バスへ出力する第２の保持手
段と、前記アドレス信号を外部に出力するアドレス端子
と、前記第１のデータ信号が外部から入力されるデータ
端子とを、設けている。本発明によれば、以上のように
マイクロコンピュータを構成したので、次のような作用
が行われる。
【０００８】非テストモード時には、選択手段によって
アドレス信号が選択されてＲＯＭに与えられる。アドレ
ス信号で指定されたＲＯＭの領域に格納されたデータが
読み出されて第１のデータ信号として、切替手段の第２
の出力側から共通バスへ出力される。これにより、ＣＰ
Ｕによって、ＲＯＭに格納された通常処理用のプログラ
ムに基づいたディジタル処理が行われる。テストモード
時には、第１の保持手段に保持された情報が選択手段を
介してＲＯＭに与えられる。ＲＯＭに格納されたデータ
は、選択手段を介して第２の保持手段に与えられる。こ
のため、ＣＰＵは、ＲＯＭに直接アクセスすることはで
きなくなる。一方、アドレス信号はアドレス端子を介し
て外部に出力され、外部からの第１のデータ信号はデー
タ端子を介して入力されるので、このアドレス端子とデ
ータ端子に外部ＲＯＭを接続することにより、ＣＰＵは
外部ＲＯＭに格納されたプログラムを実行することがで
きる。従って、ＲＯＭの内容を第１及び第２の保持手段
を介して読み出すテストプログラムを格納した外部ＲＯ
Ｍを接続することにより、ＲＯＭの内容を確認すること
ができる。
アドレス信号が選択されてＲＯＭに与えられる。アドレ
ス信号で指定されたＲＯＭの領域に格納されたデータが
読み出されて第１のデータ信号として、切替手段の第２
の出力側から共通バスへ出力される。これにより、ＣＰ
Ｕによって、ＲＯＭに格納された通常処理用のプログラ
ムに基づいたディジタル処理が行われる。テストモード
時には、第１の保持手段に保持された情報が選択手段を
介してＲＯＭに与えられる。ＲＯＭに格納されたデータ
は、選択手段を介して第２の保持手段に与えられる。こ
のため、ＣＰＵは、ＲＯＭに直接アクセスすることはで
きなくなる。一方、アドレス信号はアドレス端子を介し
て外部に出力され、外部からの第１のデータ信号はデー
タ端子を介して入力されるので、このアドレス端子とデ
ータ端子に外部ＲＯＭを接続することにより、ＣＰＵは
外部ＲＯＭに格納されたプログラムを実行することがで
きる。従って、ＲＯＭの内容を第１及び第２の保持手段
を介して読み出すテストプログラムを格納した外部ＲＯ
Ｍを接続することにより、ＲＯＭの内容を確認すること
ができる。
【０００９】
【発明の実施の形態】図１は、本発明の実施形態を示す
マイクロコンピュータの概略の構成図である。このマイ
クロコンピュータは半導体基板上に設けられており、論
理的中枢であるＣＰＵ１１を有している。ＣＰＵ１１
は、図示されていないシステム制御部、演算部、演算制
御部、及び共通バス制御部等を有し、アドレス信号ＡＤ
を出力するとともに、該アドレス信号ＡＤに従って与え
られるデータ信号ＤＴに基づいてデータの比較及び演算
を含むディジタル処理を行い、そのディジタル処理の結
果をデータ信号ＤＴとして出力する機能を有する回路で
ある。ＣＰＵ１１には、アドレス信号ＡＤを伝送するた
めのアドレスバス１２ａ、及びデータ信号ＤＴを伝送す
るためのデータバス１２ｂを有する共通バス１２が接続
されている。共通バス１２には、第１の保持手段（例え
ば、レジスタ）１３が接続されている。レジスタ１３
は、これに特定のアドレスが付与されており、アドレス
信号ＡＤで指定されたときにデータバス１２ｂ上のデー
タ信号ＤＴを保持し、その保持した情報を出力側に出力
する回路である。レジスタ１３の出力側は、選択手段
（例えば、セレクタ）１４の２つの入力端子Ｉ０，Ｉ１
のうちの一方の入力端子Ｉ１に接続されている。セレク
タ１４の他方の入力端子Ｉ０は、アドレスバス１２ａに
接続されている。セレクタ１４は選択端子Ｓを有してお
り、この選択端子Ｓに外部端子１５を通して与えられる
テスト信号ＴＳの“０”，“１”に従って、それぞれ入
力端子Ｉ０，Ｉ１に入力される信号を選択して出力する
回路である。セレクタ１４の出力側は、ＲＯＭ１６のア
ドレス端子Ａに接続されている。
マイクロコンピュータの概略の構成図である。このマイ
クロコンピュータは半導体基板上に設けられており、論
理的中枢であるＣＰＵ１１を有している。ＣＰＵ１１
は、図示されていないシステム制御部、演算部、演算制
御部、及び共通バス制御部等を有し、アドレス信号ＡＤ
を出力するとともに、該アドレス信号ＡＤに従って与え
られるデータ信号ＤＴに基づいてデータの比較及び演算
を含むディジタル処理を行い、そのディジタル処理の結
果をデータ信号ＤＴとして出力する機能を有する回路で
ある。ＣＰＵ１１には、アドレス信号ＡＤを伝送するた
めのアドレスバス１２ａ、及びデータ信号ＤＴを伝送す
るためのデータバス１２ｂを有する共通バス１２が接続
されている。共通バス１２には、第１の保持手段（例え
ば、レジスタ）１３が接続されている。レジスタ１３
は、これに特定のアドレスが付与されており、アドレス
信号ＡＤで指定されたときにデータバス１２ｂ上のデー
タ信号ＤＴを保持し、その保持した情報を出力側に出力
する回路である。レジスタ１３の出力側は、選択手段
（例えば、セレクタ）１４の２つの入力端子Ｉ０，Ｉ１
のうちの一方の入力端子Ｉ１に接続されている。セレク
タ１４の他方の入力端子Ｉ０は、アドレスバス１２ａに
接続されている。セレクタ１４は選択端子Ｓを有してお
り、この選択端子Ｓに外部端子１５を通して与えられる
テスト信号ＴＳの“０”，“１”に従って、それぞれ入
力端子Ｉ０，Ｉ１に入力される信号を選択して出力する
回路である。セレクタ１４の出力側は、ＲＯＭ１６のア
ドレス端子Ａに接続されている。
【００１０】ＲＯＭ１６は、データが格納された一定の
領域（例えば、０Ｈ番地からＦＦＦＨ番地、但し、０Ｈ
等は１６進表示の数字を表す）を有し、アドレス端子Ａ
に与えられる信号で指定される領域に格納されたデータ
を読み出してデータ端子Ｄに出力するメモリである。Ｒ
ＯＭ１６の出力側は、切替手段（例えば、セレクタ）１
７の入力側に接続されている。セレクタ１７は、選択端
子Ｓと、２つの出力端子Ｏ０，Ｏ１とを有しており、選
択端子Ｓに与えられる信号が“０”のときには、入力側
に入力された信号を出力端子Ｏ０へ出力し、選択端子Ｓ
に与えられる信号が“１”のときには、入力側に入力さ
れた信号を出力端子Ｏ１へ出力する回路である。セレク
タ１７の選択端子Ｓは外部端子１５に、出力端子Ｏ０は
データバス１２ｂに、出力端子Ｏ１は第２の保持手段
（例えば、レジスタ）１８の入力側に、それぞれ接続さ
れている。レジスタ１８は共通バス１２に接続されてお
り、入力側に与えられた信号を保持するとともに、アド
レス信号ＡＤによって指定されたときにその保持した信
号をデータ信号ＤＴとしてデータバス１２ｂへ出力する
回路である。
領域（例えば、０Ｈ番地からＦＦＦＨ番地、但し、０Ｈ
等は１６進表示の数字を表す）を有し、アドレス端子Ａ
に与えられる信号で指定される領域に格納されたデータ
を読み出してデータ端子Ｄに出力するメモリである。Ｒ
ＯＭ１６の出力側は、切替手段（例えば、セレクタ）１
７の入力側に接続されている。セレクタ１７は、選択端
子Ｓと、２つの出力端子Ｏ０，Ｏ１とを有しており、選
択端子Ｓに与えられる信号が“０”のときには、入力側
に入力された信号を出力端子Ｏ０へ出力し、選択端子Ｓ
に与えられる信号が“１”のときには、入力側に入力さ
れた信号を出力端子Ｏ１へ出力する回路である。セレク
タ１７の選択端子Ｓは外部端子１５に、出力端子Ｏ０は
データバス１２ｂに、出力端子Ｏ１は第２の保持手段
（例えば、レジスタ）１８の入力側に、それぞれ接続さ
れている。レジスタ１８は共通バス１２に接続されてお
り、入力側に与えられた信号を保持するとともに、アド
レス信号ＡＤによって指定されたときにその保持した信
号をデータ信号ＤＴとしてデータバス１２ｂへ出力する
回路である。
【００１１】共通バス１２には、更に、一時的にデータ
を格納するための随時読み書き可能なメモリ（以下、Ｒ
ＡＭという）１９、及び外部に対する並列データの入出
力インタフェースを行うＩ／Ｏポート２０が接続されて
いる。また、アドレスバス１２ａにはアドレス信号ＡＤ
を外部に出力するためのアドレス端子２１が、データバ
ス１２ｂにはデータ信号ＤＴを外部から入力するための
データ端子２２が、それぞれ接続されている。これらの
アドレス端子２１及びデータ端子２２には、テストモー
ド時に、テスト用の外部ＲＯＭ３０が接続されるように
なっている。図３は、テストモード時にアドレス端子２
１及びデータ端子２２に接続されるテスト用外部ＲＯＭ
３０のメモリマップである。外部ＲＯＭ３０の０Ｈ番地
からＦＦＦＨ番地には、ＲＯＭ１６の内容をテストする
ためのテストプログラムが格納され、１０００Ｈ番地か
ら１ＦＦＦＨ番地には、ＲＯＭ１６の０Ｈ番地からＦＦ
ＦＨ番地のデータと同一内容のデータが格納されてい
る。
を格納するための随時読み書き可能なメモリ（以下、Ｒ
ＡＭという）１９、及び外部に対する並列データの入出
力インタフェースを行うＩ／Ｏポート２０が接続されて
いる。また、アドレスバス１２ａにはアドレス信号ＡＤ
を外部に出力するためのアドレス端子２１が、データバ
ス１２ｂにはデータ信号ＤＴを外部から入力するための
データ端子２２が、それぞれ接続されている。これらの
アドレス端子２１及びデータ端子２２には、テストモー
ド時に、テスト用の外部ＲＯＭ３０が接続されるように
なっている。図３は、テストモード時にアドレス端子２
１及びデータ端子２２に接続されるテスト用外部ＲＯＭ
３０のメモリマップである。外部ＲＯＭ３０の０Ｈ番地
からＦＦＦＨ番地には、ＲＯＭ１６の内容をテストする
ためのテストプログラムが格納され、１０００Ｈ番地か
ら１ＦＦＦＨ番地には、ＲＯＭ１６の０Ｈ番地からＦＦ
ＦＨ番地のデータと同一内容のデータが格納されてい
る。
【００１２】以上のように構成されたマイクロコンピュ
ータの動作を、次の（Ｉ）通常動作モード時と、（II）
テストモード時に分けて説明する。
ータの動作を、次の（Ｉ）通常動作モード時と、（II）
テストモード時に分けて説明する。
【００１３】（Ｉ） 通常動作モード時の動作 通常動作モード時には、外部端子１５に与えるテスト信
号ＴＳを“０”に設定する。これにより、セレクタ１４
では入力端子Ｉ０側が選択されて、アドレスバス１２ａ
上のアドレス信号ＡＤが、ＲＯＭ１６のアドレス端子Ａ
に入力される。また、セレクタ１７では出力端子Ｏ０側
が選択されて、ＲＯＭ１６のデータ端子Ｄから出力され
るデータ信号ＤＴは、データバス１２ｂに出力される。
ここで、例えば、図示されないリセット信号をＣＰＵ１
１に与えると、ＣＰＵ１１からアドレスバス１２ａに、
例えば、０Ｈの値を有するアドレス信号ＡＤが出力さ
れ、ＲＯＭ１６の０Ｈ番地に格納さた処理プログラムの
命令がデータバス１２ｂに出力される。ＣＰＵ１１によ
ってこの命令が実行されることにより、逐次ＲＯＭ１６
内の処理プログラムの命令が読み出されて実行され、こ
の処理プログラムに基づいたディジタル処理が行われ
る。
号ＴＳを“０”に設定する。これにより、セレクタ１４
では入力端子Ｉ０側が選択されて、アドレスバス１２ａ
上のアドレス信号ＡＤが、ＲＯＭ１６のアドレス端子Ａ
に入力される。また、セレクタ１７では出力端子Ｏ０側
が選択されて、ＲＯＭ１６のデータ端子Ｄから出力され
るデータ信号ＤＴは、データバス１２ｂに出力される。
ここで、例えば、図示されないリセット信号をＣＰＵ１
１に与えると、ＣＰＵ１１からアドレスバス１２ａに、
例えば、０Ｈの値を有するアドレス信号ＡＤが出力さ
れ、ＲＯＭ１６の０Ｈ番地に格納さた処理プログラムの
命令がデータバス１２ｂに出力される。ＣＰＵ１１によ
ってこの命令が実行されることにより、逐次ＲＯＭ１６
内の処理プログラムの命令が読み出されて実行され、こ
の処理プログラムに基づいたディジタル処理が行われ
る。
【００１４】（II） テストモード時の動作 図４は、図３の外部ＲＯＭ３０に格納されているテスト
プログラムの処理手順の一例を示すフローチャートであ
る。以下、この図４を参照しつつ、図１中のＲＯＭ１６
の内容を確認するテストの処理手順を説明する。テスト
プログラムの実行に先立って、外部端子１５に与えるテ
スト信号ＴＳを“１”に設定する。これにより、セレク
タ１４では入力端子Ｉ１側が選択されて、データバス１
２ｂ上のデータ信号ＤＴが、レジスタ１３を介してＲＯ
Ｍ１６のアドレス端子Ａに入力される。また、セレクタ
１７では出力端子Ｏ１側が選択されて、ＲＯＭ１６のデ
ータ端子Ｄから出力されるデータ信号ＤＴが、レジスタ
１８を介してデータバス１２ｂに出力される。更に、ア
ドレス端子２１及びデータ端子２２に、図３のデータが
格納されたテスト用外部ＲＯＭ３０を接続する。
プログラムの処理手順の一例を示すフローチャートであ
る。以下、この図４を参照しつつ、図１中のＲＯＭ１６
の内容を確認するテストの処理手順を説明する。テスト
プログラムの実行に先立って、外部端子１５に与えるテ
スト信号ＴＳを“１”に設定する。これにより、セレク
タ１４では入力端子Ｉ１側が選択されて、データバス１
２ｂ上のデータ信号ＤＴが、レジスタ１３を介してＲＯ
Ｍ１６のアドレス端子Ａに入力される。また、セレクタ
１７では出力端子Ｏ１側が選択されて、ＲＯＭ１６のデ
ータ端子Ｄから出力されるデータ信号ＤＴが、レジスタ
１８を介してデータバス１２ｂに出力される。更に、ア
ドレス端子２１及びデータ端子２２に、図３のデータが
格納されたテスト用外部ＲＯＭ３０を接続する。
【００１５】次に、図示されないリセット信号をＣＰＵ
１１に与えることにより、このＣＰＵ１１から、アドレ
スバス１２ａに０Ｈの値を有するアドレス信号ＡＤが出
力される。アドレス信号ＡＤは、アドレスバス１２ａ及
びアドレス端子２１を介して外部ＲＯＭ３０に与えられ
る。これにより、外部ＲＯＭ３０の０Ｈ番地に格納され
たテストプログラムの命令がデータバス１２ｂに出力さ
れる。ＣＰＵ１１によってこの命令が実行されることに
より、逐次外部ＲＯＭ３０内のテストプログラムの命令
が読み出され、図４の処理手順に従って以下のような処
理が行われる。図４のステップＳ１において、例えば、
ＲＡＭ１９内に設けられた変数Ｍ，Ｎに、それぞれ初期
値０Ｈ，１０００Ｈが書き込まれ、ステップＳ２へ進
む。ステップＳ２において、レジスタ１３に変数Ｍの値
（即ち、０Ｈ）が書き込まれ、ステップＳ３に進む。
１１に与えることにより、このＣＰＵ１１から、アドレ
スバス１２ａに０Ｈの値を有するアドレス信号ＡＤが出
力される。アドレス信号ＡＤは、アドレスバス１２ａ及
びアドレス端子２１を介して外部ＲＯＭ３０に与えられ
る。これにより、外部ＲＯＭ３０の０Ｈ番地に格納され
たテストプログラムの命令がデータバス１２ｂに出力さ
れる。ＣＰＵ１１によってこの命令が実行されることに
より、逐次外部ＲＯＭ３０内のテストプログラムの命令
が読み出され、図４の処理手順に従って以下のような処
理が行われる。図４のステップＳ１において、例えば、
ＲＡＭ１９内に設けられた変数Ｍ，Ｎに、それぞれ初期
値０Ｈ，１０００Ｈが書き込まれ、ステップＳ２へ進
む。ステップＳ２において、レジスタ１３に変数Ｍの値
（即ち、０Ｈ）が書き込まれ、ステップＳ３に進む。
【００１６】ステップＳ３において、レジスタ１８の内
容が読み出され、ステップＳ４へ進む。この時、レジス
タ１３の値は０Ｈであるから、ＲＯＭ１６の０Ｈ番地の
内容がレジスタ１８に書き込まれており、このレジスタ
１８から読み出される内容は、ＲＯＭ１６の０Ｈ番地の
内容である。ステップＳ４において、Ｎ番地（即ち、１
０００Ｈ番地）の内容が読み出され、ステップＳ５へ進
む。１０００Ｈ番地は、外部ＲＯＭ３０内に存在し、こ
の１０００Ｈ番地には、ＲＯＭ１６の０Ｈ番地のデータ
が比較用データとして格納されている。ステップＳ５に
おいて、レジスタ１８の内容とＮ番地の内容が比較され
る。これは、ＲＯＭ１６の０Ｈ番地の内容と、外部ＲＯ
Ｍの１０００Ｈ番地の内容を比較するものであり、ＲＯ
Ｍ１６の内容が正しければ、ステップＳ５における比較
結果は等しくなり、ステップＳ６へ進む。もし、ステッ
プＳ５における比較結果が不一致であれば、ステップＳ
８へ進み、Ｉ／Ｏポート２０に異常表示を行い、処理は
終了する。
容が読み出され、ステップＳ４へ進む。この時、レジス
タ１３の値は０Ｈであるから、ＲＯＭ１６の０Ｈ番地の
内容がレジスタ１８に書き込まれており、このレジスタ
１８から読み出される内容は、ＲＯＭ１６の０Ｈ番地の
内容である。ステップＳ４において、Ｎ番地（即ち、１
０００Ｈ番地）の内容が読み出され、ステップＳ５へ進
む。１０００Ｈ番地は、外部ＲＯＭ３０内に存在し、こ
の１０００Ｈ番地には、ＲＯＭ１６の０Ｈ番地のデータ
が比較用データとして格納されている。ステップＳ５に
おいて、レジスタ１８の内容とＮ番地の内容が比較され
る。これは、ＲＯＭ１６の０Ｈ番地の内容と、外部ＲＯ
Ｍの１０００Ｈ番地の内容を比較するものであり、ＲＯ
Ｍ１６の内容が正しければ、ステップＳ５における比較
結果は等しくなり、ステップＳ６へ進む。もし、ステッ
プＳ５における比較結果が不一致であれば、ステップＳ
８へ進み、Ｉ／Ｏポート２０に異常表示を行い、処理は
終了する。
【００１７】ステップＳ６において、変数Ｍの値がＦＦ
ＦＨ未満であるか否かが判定される。変数Ｍの値がＦＦ
ＦＨ未満であればステップＳ７へ進む。もし、Ｍの値が
ＦＦＦＨ以上であれば、ステップＳ９へ進み、Ｉ／Ｏポ
ート２０に正常終了表示を行い、処理は終了する。ステ
ップＳ７において、変数Ｍ，Ｎの値がそれぞれ１ずつ加
算され、ステップＳ２へ戻る。このように、変数Ｍ，Ｎ
の値を順次増加させながら、ＲＯＭ１６の０Ｈ番地から
ＦＦＦＨ番地までの内容と、外部ＲＯＭの１０００Ｈ番
地から１ＦＦＦＨ番地までの内容とがそれぞれ比較され
る。そして、対応するアドレスの内容に不一致が発生し
た場合には、ステップＳ８において異常表示が行われ
る。また、すべてのアドレスの内容が一致している場合
には、ステップＳ９において正常終了表示が行われる。
ＦＨ未満であるか否かが判定される。変数Ｍの値がＦＦ
ＦＨ未満であればステップＳ７へ進む。もし、Ｍの値が
ＦＦＦＨ以上であれば、ステップＳ９へ進み、Ｉ／Ｏポ
ート２０に正常終了表示を行い、処理は終了する。ステ
ップＳ７において、変数Ｍ，Ｎの値がそれぞれ１ずつ加
算され、ステップＳ２へ戻る。このように、変数Ｍ，Ｎ
の値を順次増加させながら、ＲＯＭ１６の０Ｈ番地から
ＦＦＦＨ番地までの内容と、外部ＲＯＭの１０００Ｈ番
地から１ＦＦＦＨ番地までの内容とがそれぞれ比較され
る。そして、対応するアドレスの内容に不一致が発生し
た場合には、ステップＳ８において異常表示が行われ
る。また、すべてのアドレスの内容が一致している場合
には、ステップＳ９において正常終了表示が行われる。
【００１８】以上のように、本実施形態のマイクロコン
ピュータは、テスト信号ＴＳによってＲＯＭ１６の接続
を切替えるセレクタ１４，１７を有するため、テストモ
ード時に、外部ＲＯＭ３０をアドレス端子２１及びデー
タ端子２２に接続することにより、外部ＲＯＭ３０に格
納されたテストプログラムを実行することができる。こ
れにより、試験装置を必要とせず、かつ確実にＲＯＭ１
６の内容を確認することができるという利点がある。な
お、本発明は、上記実施形態に限定されず、種々の変形
が可能である。この変形例としては、例えば、次の
（ａ）〜（ｄ）のようなものがある。
ピュータは、テスト信号ＴＳによってＲＯＭ１６の接続
を切替えるセレクタ１４，１７を有するため、テストモ
ード時に、外部ＲＯＭ３０をアドレス端子２１及びデー
タ端子２２に接続することにより、外部ＲＯＭ３０に格
納されたテストプログラムを実行することができる。こ
れにより、試験装置を必要とせず、かつ確実にＲＯＭ１
６の内容を確認することができるという利点がある。な
お、本発明は、上記実施形態に限定されず、種々の変形
が可能である。この変形例としては、例えば、次の
（ａ）〜（ｄ）のようなものがある。
【００１９】（ａ） ＲＯＭ１６のアドレスは０Ｈから
ＦＦＦＨ番地としたが、どの様な容量のＲＯＭ１６であ
っても、同様に適用することができる。 （ｂ） 外部ＲＯＭ３０では、ＲＯＭ１６の内容の確認
のテストプログラムを有しているが、ＲＯＭ１６の内容
に限らず、マイクロコンピュータのＩ／Ｏポート２０等
の各機能を試験するためのテストプログラムを使用する
ことができる。これにより、ＲＯＭ１６を含めたマイク
ロコンピュータ全体の試験を効率良く行うことができ
る。 （ｃ） 図１では、外部ＲＯＭ３０を接続するために、
専用のアドレス端子２１及びデータ端子２２を設けた
が、テスト信号ＴＳで切替えを行うセレクタを用いて、
テストモード時に使用しない入出力用の外部端子と共用
することができる。これにより、端子ネックを解消する
ことができる。 （ｄ） テストモード時に、アドレス端子２１及びデー
タ端子２２に外部ＲＯＭ３０を接続して、テストを行っ
ているが、外部ＲＯＭ３０に限らず、例えば、他のコン
ピュータ等を接続しても良い。これにより、より詳細な
テストを行うことが可能である。
ＦＦＦＨ番地としたが、どの様な容量のＲＯＭ１６であ
っても、同様に適用することができる。 （ｂ） 外部ＲＯＭ３０では、ＲＯＭ１６の内容の確認
のテストプログラムを有しているが、ＲＯＭ１６の内容
に限らず、マイクロコンピュータのＩ／Ｏポート２０等
の各機能を試験するためのテストプログラムを使用する
ことができる。これにより、ＲＯＭ１６を含めたマイク
ロコンピュータ全体の試験を効率良く行うことができ
る。 （ｃ） 図１では、外部ＲＯＭ３０を接続するために、
専用のアドレス端子２１及びデータ端子２２を設けた
が、テスト信号ＴＳで切替えを行うセレクタを用いて、
テストモード時に使用しない入出力用の外部端子と共用
することができる。これにより、端子ネックを解消する
ことができる。 （ｄ） テストモード時に、アドレス端子２１及びデー
タ端子２２に外部ＲＯＭ３０を接続して、テストを行っ
ているが、外部ＲＯＭ３０に限らず、例えば、他のコン
ピュータ等を接続しても良い。これにより、より詳細な
テストを行うことが可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＲＯＭの入出力の接続を変更するめの選択手段と
切替手段とを有しているので、テストモード時には、こ
のＲＯＭは共通バスから切り離されて、第１及び第２の
保持手段に接続される。更に、アドレス端子とデータ端
子を有しているので、これらの端子にテストプログラム
の格納された外部ＲＯＭを接続してそのテストプログラ
ムを実行することができる。これにより、ＲＯＭの内容
確認を含むマイクロコンピュータのテストを、試験装置
を用いずに行うことが可能である。
れば、ＲＯＭの入出力の接続を変更するめの選択手段と
切替手段とを有しているので、テストモード時には、こ
のＲＯＭは共通バスから切り離されて、第１及び第２の
保持手段に接続される。更に、アドレス端子とデータ端
子を有しているので、これらの端子にテストプログラム
の格納された外部ＲＯＭを接続してそのテストプログラ
ムを実行することができる。これにより、ＲＯＭの内容
確認を含むマイクロコンピュータのテストを、試験装置
を用いずに行うことが可能である。
【図１】本発明の実施形態を示すマイクロコンピュータ
の概略の構成図である。
の概略の構成図である。
【図２】従来のマイクロコンピュータの概略の構成図で
ある。
ある。
【図３】図１のマイクロコンピュータに接続されるテス
ト用外部ＲＯＭのメモリマップである。
ト用外部ＲＯＭのメモリマップである。
【図４】外部ＲＯＭに格納されるテストプログラムの処
理手順を示すフローチャートである。
理手順を示すフローチャートである。
１１ ＣＰＵ １２ 共通バス １２ａ アドレスバス １２ｂ データバス １３，１８ レジスタ １４，１７ セレクタ １５ 外部端子 １６ ＲＯＭ １９ ＲＡＭ ２０ Ｉ／Ｏポート ２１ アドレス端子 ２２ データ端子
Claims (1)
- 【請求項１】 アドレス信号を出力するとともに、該ア
ドレス信号に従って与えられる第１のデータ信号に基づ
いてデータの比較及び演算を含むディジタル処理を行
い、該ディジタル処理に基づく第２のデータ信号を出力
する中央処理装置と、 前記第１または第２のデータ信号及び前記アドレス信号
を伝送する共通バスと、 前記共通バスに接続され、前記アドレス信号で指定され
たときに前記第２のデータ信号を保持して、その保持し
た情報を出力する第１の保持手段と、 前記アドレス信号と前記第１の保持手段の出力信号とが
与えられ、テストモード時には該第１の保持手段の出力
信号を選択して出力し、非テストモード時には該アドレ
ス信号を選択して出力する選択手段と、 データが格納された一定の領域を有し、前記選択手段の
出力信号で指定される領域に格納されたデータを読み出
して出力する読み出し専用メモリと、 前記読み出し専用メモリの出力信号が入力される入力側
と、第１及び第２の出力側とを有し、前記テストモード
時には入力された信号を該第１の出力側に出力し、前記
非テストモード時には入力された信号を前記第１のデー
タ信号として該第２の出力側を介して前記共通バスへ出
力する切替手段と、 前記切替手段の第１の出力側に接続され、該切替手段の
出力信号を保持するとともに、前記アドレス信号によっ
て指定されたときにその保持した情報を前記第１のデー
タ信号として前記共通バスへ出力する第２の保持手段
と、 前記アドレス信号を外部に出力するアドレス端子と、 前記第１のデータ信号が外部から入力されるデータ端子
とを、 半導体基板上に設けたことを特徴とするマイクロコンピ
ュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242971A JPH1091537A (ja) | 1996-09-13 | 1996-09-13 | マイクロコンピュータ |
| US08/878,485 US5872792A (en) | 1996-09-13 | 1997-06-18 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242971A JPH1091537A (ja) | 1996-09-13 | 1996-09-13 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091537A true JPH1091537A (ja) | 1998-04-10 |
Family
ID=17096964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242971A Withdrawn JPH1091537A (ja) | 1996-09-13 | 1996-09-13 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872792A (ja) |
| JP (1) | JPH1091537A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10664372B2 (en) * | 2018-03-12 | 2020-05-26 | Hamilton Sundstrand Corporation | Data bus and testing system utilizing bus-hold feature |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154248A (ja) * | 1987-12-10 | 1989-06-16 | Nec Corp | 論理集積回路 |
| JPH06348490A (ja) * | 1993-06-08 | 1994-12-22 | Hitachi Ltd | 演算処理方法、及びマイクロコンピュータ |
| JPH0764817A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 故障検出システム |
-
1996
- 1996-09-13 JP JP8242971A patent/JPH1091537A/ja not_active Withdrawn
-
1997
- 1997-06-18 US US08/878,485 patent/US5872792A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5872792A (en) | 1999-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |