JPH03257630A - プライオリテイ検出回路 - Google Patents
プライオリテイ検出回路Info
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- JPH03257630A JPH03257630A JP5839890A JP5839890A JPH03257630A JP H03257630 A JPH03257630 A JP H03257630A JP 5839890 A JP5839890 A JP 5839890A JP 5839890 A JP5839890 A JP 5839890A JP H03257630 A JPH03257630 A JP H03257630A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｎ桁（Ｎ＞１）のデータに対し最上位あるい
は最下位からみて最初の「１」あるいは「０」の位置を
見つけるためのプライオリティ検出回路に関するもので
ある。
は最下位からみて最初の「１」あるいは「０」の位置を
見つけるためのプライオリティ検出回路に関するもので
ある。
第３図は、米国特許第４．７８５，４２１号第２図（Ｕ
。
。
Ｓ、Ｐａｔｅｎｔ ４，７８５，４２１．Ｎｏｖ、１５
．１９８８，５ｈｅｅｔ ｌ ＦＩＧ、２）に示された
プライオリティ検出回路である。
．１９８８，５ｈｅｅｔ ｌ ＦＩＧ、２）に示された
プライオリティ検出回路である。
第３図において、１は電源、２は接地、６３゜６５は２
人力ＡＮＤ回路、６６．６７はＮチャネルトランジスタ
、７０はインバータ回路、８７は１６ビツトプライオリ
ティ検出回路、１１５〜ＩＯは１６ビツトプライオリテ
ィ検出回路８７の人力信号であり、１１５が上位桁、１
１４．１１３と順次下位桁を表わす。０１５〜００は１
６ビツトプライオリティ検出回路８７の検出結果を表わ
す出力信号、Ｃ１５〜Ｃ１は１６ビツトプライオリティ
検出回路８７を構成する１ビツトプライオリティ回路で
あり、Ｃ１５〜Ｃ１は同一の回路構成である。
人力ＡＮＤ回路、６６．６７はＮチャネルトランジスタ
、７０はインバータ回路、８７は１６ビツトプライオリ
ティ検出回路、１１５〜ＩＯは１６ビツトプライオリテ
ィ検出回路８７の人力信号であり、１１５が上位桁、１
１４．１１３と順次下位桁を表わす。０１５〜００は１
６ビツトプライオリティ検出回路８７の検出結果を表わ
す出力信号、Ｃ１５〜Ｃ１は１６ビツトプライオリティ
検出回路８７を構成する１ビツトプライオリティ回路で
あり、Ｃ１５〜Ｃ１は同一の回路構成である。
次に動作について説明する。まず、入力信号１１５〜Ｉ
Ｏが全て「０」の時、各１ビツトプライオリティ検出回
路ＣＩ５〜Ｃ１の２人力ＡＮＤ回路６３およびＣＯの２
人力ＡＮＤ回路６５の１人力は「０」となるため、もう
一方の入力に関わらず、出力信号０１５〜００は全て「
０」となる。
Ｏが全て「０」の時、各１ビツトプライオリティ検出回
路ＣＩ５〜Ｃ１の２人力ＡＮＤ回路６３およびＣＯの２
人力ＡＮＤ回路６５の１人力は「０」となるため、もう
一方の入力に関わらず、出力信号０１５〜００は全て「
０」となる。
また、人力信号１１５〜１１が「０」でＩＯが「１」の
時は、同様に出力信号０１５〜０１が「０」となる。こ
の時、１ビツトプライオリティ検出回路ＣＯの２人力Ａ
ＮＤ回路のｌ入力はｒｌＪである。各１ビツトプライオ
リティ検出回路０１５〜Ｃ１の入力信号１１５〜１１は
各々インバータ回路７０で反転され、Ｎチャネルトラン
ジスタ６６がオン状態になる。このため、電源１の信号
レベル「１」が各１ビツトプライオリティ検出回路ＣＩ
５〜Ｃ１のＮチャネルトランジスタ６６の１５段を通っ
て、１ビツトプライオリティ検出回路ＣＯの２人力ＡＮ
Ｄ回路のもう一方の入力となり、出力信号ＯＯが「１」
となる。
時は、同様に出力信号０１５〜０１が「０」となる。こ
の時、１ビツトプライオリティ検出回路ＣＯの２人力Ａ
ＮＤ回路のｌ入力はｒｌＪである。各１ビツトプライオ
リティ検出回路０１５〜Ｃ１の入力信号１１５〜１１は
各々インバータ回路７０で反転され、Ｎチャネルトラン
ジスタ６６がオン状態になる。このため、電源１の信号
レベル「１」が各１ビツトプライオリティ検出回路ＣＩ
５〜Ｃ１のＮチャネルトランジスタ６６の１５段を通っ
て、１ビツトプライオリティ検出回路ＣＯの２人力ＡＮ
Ｄ回路のもう一方の入力となり、出力信号ＯＯが「１」
となる。
さらに、人力信号１１５が「１」の時は、１ビツトプラ
イオリティ検出回路Ｃ１５の２人力ＡＮＤ回路の入力は
共に「ｌコとなり、出力信号０１５が「１」となる。こ
の時、エビットプライオリティ検出回路Ｃ１５のＮチャ
ネルトランジスタ６７はオン状態であるため、接地２の
信号レベル「０」が下位のビットに伝わる。他の入力信
号■１４〜１１のうち「１」のピントでは同様に各１ビ
ツトプライオリティ検出回路Ｃ１４〜ｃ１のＮチャネル
トランジスタ６７により、信号レベル「０」が下位のピ
ントに伝えられ、ｒＯＪのビットでは各１ビツトプライ
オリティ検出回路ＣＩ４〜Ｃ１のＮチャネルトランジス
タ６６により、上位の信号レベルである「０」が下位ビ
ットに伝えられる。これにより、各１ビツトプライオリ
ティ検出回路ＣＩ４〜Ｃ１の２人力ＡＮＤ回路６３およ
びＣｏ（７）２人力ＡＮＤ回路６５の１人カバｒ ＯＪ
となるため、人力信号１１４〜ＩＯの値に関わらず出力
信号０１４〜ＯＯは「０」となる。ここで、入力信号１
１４〜１１がｒＯＪでＩｏが「１」の時は、１ビツトプ
ライオリティ検出回路Ｃ１５の接地２の信号レベル「０
」がＮチャネルトランジスタ６７と各１ビツトプライオ
リティ検出回路ＣＩ４〜Ｃ１のＮチャネルトランジスタ
６６の計１５段を通って、ＣＯの２人力ＡＮＤ回路の１
人力となり、出力信号ＯＯが「０」となる。
イオリティ検出回路Ｃ１５の２人力ＡＮＤ回路の入力は
共に「ｌコとなり、出力信号０１５が「１」となる。こ
の時、エビットプライオリティ検出回路Ｃ１５のＮチャ
ネルトランジスタ６７はオン状態であるため、接地２の
信号レベル「０」が下位のビットに伝わる。他の入力信
号■１４〜１１のうち「１」のピントでは同様に各１ビ
ツトプライオリティ検出回路Ｃ１４〜ｃ１のＮチャネル
トランジスタ６７により、信号レベル「０」が下位のピ
ントに伝えられ、ｒＯＪのビットでは各１ビツトプライ
オリティ検出回路ＣＩ４〜Ｃ１のＮチャネルトランジス
タ６６により、上位の信号レベルである「０」が下位ビ
ットに伝えられる。これにより、各１ビツトプライオリ
ティ検出回路ＣＩ４〜Ｃ１の２人力ＡＮＤ回路６３およ
びＣｏ（７）２人力ＡＮＤ回路６５の１人カバｒ ＯＪ
となるため、人力信号１１４〜ＩＯの値に関わらず出力
信号０１４〜ＯＯは「０」となる。ここで、入力信号１
１４〜１１がｒＯＪでＩｏが「１」の時は、１ビツトプ
ライオリティ検出回路Ｃ１５の接地２の信号レベル「０
」がＮチャネルトランジスタ６７と各１ビツトプライオ
リティ検出回路ＣＩ４〜Ｃ１のＮチャネルトランジスタ
６６の計１５段を通って、ＣＯの２人力ＡＮＤ回路の１
人力となり、出力信号ＯＯが「０」となる。
本従来例では、以上のように、入力信号の上位桁からみ
て一番最初に「１」となるビットに対応する出力ビット
を「１」に、他のビットに対応する出力ビットを「０コ
にする。本プライオリティ検出回路において、入力信号
が変化してから出力信号が決定するまでに通過する最悪
遅延経路のゲート段数は、Ｎチャネルトランジスタ１５
段と２人力ＡＮＤ回路１段の計１６段である。各入力信
号１１５〜１０に対してアクティブとなる出力信号を表
１に示す。
て一番最初に「１」となるビットに対応する出力ビット
を「１」に、他のビットに対応する出力ビットを「０コ
にする。本プライオリティ検出回路において、入力信号
が変化してから出力信号が決定するまでに通過する最悪
遅延経路のゲート段数は、Ｎチャネルトランジスタ１５
段と２人力ＡＮＤ回路１段の計１６段である。各入力信
号１１５〜１０に対してアクティブとなる出力信号を表
１に示す。
従来のプライオリティ検出回路は以上のように槽底され
ているため、全出力が確定するまでの最悪遅延経路のゲ
ート段数が高速化のための問題であった。
ているため、全出力が確定するまでの最悪遅延経路のゲ
ート段数が高速化のための問題であった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、最悪遅延経路のゲート段数を減
らし、高速に処理できるプライオリティ検出回路を得る
ことにある。
の目的とするところは、最悪遅延経路のゲート段数を減
らし、高速に処理できるプライオリティ検出回路を得る
ことにある。
このような目的を遺戒するために本発明によるプライオ
リティ検出回路は、入力データをｎ個（ｎ〉１）の部分
データに分割し、各々の部分データは独立にプライオリ
ティ検出を行なう槽底にし、その部分データ以上あるい
はそれ以下の桁でプライオリティが存在したか否かを検
出する回路を設け、プライオリティが存在した場合はそ
の部分データより小さい桁あるいは大きい桁の部分デー
タに対するプライオリティ検出結果を無効にし、プライ
オリティが存在しない場合はその部分データより小さい
桁あるいは大きい桁の部分データに対するプライオリテ
ィ検出結果を有効にするものである。
リティ検出回路は、入力データをｎ個（ｎ〉１）の部分
データに分割し、各々の部分データは独立にプライオリ
ティ検出を行なう槽底にし、その部分データ以上あるい
はそれ以下の桁でプライオリティが存在したか否かを検
出する回路を設け、プライオリティが存在した場合はそ
の部分データより小さい桁あるいは大きい桁の部分デー
タに対するプライオリティ検出結果を無効にし、プライ
オリティが存在しない場合はその部分データより小さい
桁あるいは大きい桁の部分データに対するプライオリテ
ィ検出結果を有効にするものである。
本発明によるプライオリティ検出回路は、入力データを
ｎ個（ｎ＞１）の部分データに分割し、各々の部分デー
タは独立にプライオリティ検出を行ない、その部分デー
タの上位あるいは下位の情報により一括して出力を制御
する。これにより、最悪遅延ゲート段数を削減できる。
ｎ個（ｎ＞１）の部分データに分割し、各々の部分デー
タは独立にプライオリティ検出を行ない、その部分デー
タの上位あるいは下位の情報により一括して出力を制御
する。これにより、最悪遅延ゲート段数を削減できる。
以下、本発明の実施例を図について説明する。
第１図は本発明によるプライオリティ検出回路の一実施
例を示す回路図である。同図において、１は電源、２は
接地、３は２人力ＡＮＤ回路、４５は３人力ＡＮＤ回路
、６〜９はＮチャネルトランジスタ、１０〜１４はイン
バータ回路、１５は４人力ＮＯＲ回路、１６〜１８は５
人力ＮＯＲ回路、２７は１６ビツトプライオリティ検出
回路、１１５〜■０は１１５〜１１２．Ｉｌｌ〜Ｉ８゜
Ｉ７〜Ｉ４．Ｉ３〜ＩＯの４つの部分データに分割され
た入力信号であり、１１５が上位桁、■１４．１１３と
順次下位桁を表わす。２３〜２６は各部分データに対す
る部分プライオリティ検出回路、１９〜２２は各部分デ
ータ以上の桁で「１」が存在したか否かを検出する検出
回路、２８は１６ビツトの入力データが全てｒＯＪであ
るか否かを表わすオールゼロ検出信号、０１５〜ＯＯは
１６ビツトプライオリティ検出回路２７の検出結果を表
わす出力信号、ＡＩ５〜ＡＯは１ビツトプライオリティ
検出回路であり、ＡＩ５〜Ａ１２．Ａ１１−ＡＩはそれ
ぞれ同一の回路構成である。
例を示す回路図である。同図において、１は電源、２は
接地、３は２人力ＡＮＤ回路、４５は３人力ＡＮＤ回路
、６〜９はＮチャネルトランジスタ、１０〜１４はイン
バータ回路、１５は４人力ＮＯＲ回路、１６〜１８は５
人力ＮＯＲ回路、２７は１６ビツトプライオリティ検出
回路、１１５〜■０は１１５〜１１２．Ｉｌｌ〜Ｉ８゜
Ｉ７〜Ｉ４．Ｉ３〜ＩＯの４つの部分データに分割され
た入力信号であり、１１５が上位桁、■１４．１１３と
順次下位桁を表わす。２３〜２６は各部分データに対す
る部分プライオリティ検出回路、１９〜２２は各部分デ
ータ以上の桁で「１」が存在したか否かを検出する検出
回路、２８は１６ビツトの入力データが全てｒＯＪであ
るか否かを表わすオールゼロ検出信号、０１５〜ＯＯは
１６ビツトプライオリティ検出回路２７の検出結果を表
わす出力信号、ＡＩ５〜ＡＯは１ビツトプライオリティ
検出回路であり、ＡＩ５〜Ａ１２．Ａ１１−ＡＩはそれ
ぞれ同一の回路構成である。
次に、動作について説明する。まず、人力信号１１５〜
１０が全て「０」の時、各１ビツトプライオリティ検出
回路Ａ１５〜ＡＩ２の２人力ＡＮＤ回路３、Ａｌｌ〜Ａ
１の３人力ＡＮＤ回路４、およびＡＯの３人力ＡＮＤ回
路５の１人力は「０」となるため、他の入力に関わらず
、出力信号０１５〜００は全て「０」となる。この時、
各検出回路１９〜２２内の４人力ＮＯＲ回路１５および
５人力ＮＯＲ回路１６〜１８の入力は全て「０」である
ため、１５，１２．１６，１３．１７．１４．１８の７
段のゲートを介してオールゼロ［ｉ信号２８が「１」と
なる。
１０が全て「０」の時、各１ビツトプライオリティ検出
回路Ａ１５〜ＡＩ２の２人力ＡＮＤ回路３、Ａｌｌ〜Ａ
１の３人力ＡＮＤ回路４、およびＡＯの３人力ＡＮＤ回
路５の１人力は「０」となるため、他の入力に関わらず
、出力信号０１５〜００は全て「０」となる。この時、
各検出回路１９〜２２内の４人力ＮＯＲ回路１５および
５人力ＮＯＲ回路１６〜１８の入力は全て「０」である
ため、１５，１２．１６，１３．１７．１４．１８の７
段のゲートを介してオールゼロ［ｉ信号２８が「１」と
なる。
また、入力信号１１５〜１１が「０」でＩＯが「１」の
時は、同様に出力信号０１５〜０１が「０」となる。こ
の時、１ビツトプライオリティ検出回路ＡＯの３人力Ａ
ＮＤ回路の１人力は「１」である０部分プライオリティ
検出回路２６内の１ビツトプライオリティ検出回路Ａ３
〜Ａ１に入力される入力信号１３〜１１は各々インバー
タ回路１１で反転され、Ｎチャネルトランジスタ８がオ
ン状態になる。このため、電源１の信号レベル「１」が
各１ビツトプライオリティ検出回路Ａ３〜Ａ１のＮチャ
ネルトランジスタ８の３段を通って、１ビツトプライオ
リティ検出回路ＡＯの３人力ＡＮＤ回路の２つ目の人力
となる。この時、各検出回路１９〜２１内の４人力ＮＯ
Ｒ回路１５および５人力ＮＯＲ回路１６〜１７の人力は
全て「０」であるため、１５．１２，１６，１３．１７
の５段のゲートを介して検出回路２１の出力信号が「ｌ
」となり、この信号が１ビツトプライオリティ検出回路
ＡＯの３人力ＡＮＤ回路の３つ目の人力となり、出力信
号ＯＯが「１」となる。オールゼロ検出信号２８は入力
信号ＩＯがｒｌＪであるため、５人力ＮＯＲ回路１８の
１段を介して「０」となる。
時は、同様に出力信号０１５〜０１が「０」となる。こ
の時、１ビツトプライオリティ検出回路ＡＯの３人力Ａ
ＮＤ回路の１人力は「１」である０部分プライオリティ
検出回路２６内の１ビツトプライオリティ検出回路Ａ３
〜Ａ１に入力される入力信号１３〜１１は各々インバー
タ回路１１で反転され、Ｎチャネルトランジスタ８がオ
ン状態になる。このため、電源１の信号レベル「１」が
各１ビツトプライオリティ検出回路Ａ３〜Ａ１のＮチャ
ネルトランジスタ８の３段を通って、１ビツトプライオ
リティ検出回路ＡＯの３人力ＡＮＤ回路の２つ目の人力
となる。この時、各検出回路１９〜２１内の４人力ＮＯ
Ｒ回路１５および５人力ＮＯＲ回路１６〜１７の人力は
全て「０」であるため、１５．１２，１６，１３．１７
の５段のゲートを介して検出回路２１の出力信号が「ｌ
」となり、この信号が１ビツトプライオリティ検出回路
ＡＯの３人力ＡＮＤ回路の３つ目の人力となり、出力信
号ＯＯが「１」となる。オールゼロ検出信号２８は入力
信号ＩＯがｒｌＪであるため、５人力ＮＯＲ回路１８の
１段を介して「０」となる。
さらに、人力信号１１５〜ＩＯの信号レベルを限定せず
に本プライオリティ検出回路の動作を説明する。まず、
部分検出回路２３の人力信号１１５〜１１３の値により
、「１」のビットではＮチャネルトランジスタ７により
、信号レベルｒＯＪが下位のビットに伝えられ、ｒＯＪ
のピントではＮチャネルトランジスタ６により、上位の
信号レベル「１」またはｒＯＪが下位ピントに伝えられ
る。これにより、１ビツトプライオリティ検出回路Ａ１
５〜ＡＩ２の２人力ＡＮＤ回路３の２つの入力が決まり
、出力信号０１５〜０１２が決定する。他の部分検出回
路２４〜２６内でも同様に各入力信号の値により、「１
コのピントではＮチャネルトランジスタ９により、信号
レベルｒＯＪが下位のビットに伝えられ、「０」のビッ
トではＮチャネルトランジスタ８により、上位の信号レ
ベルｒｌＪまたは「０」が下位ビットに伝えられる。
に本プライオリティ検出回路の動作を説明する。まず、
部分検出回路２３の人力信号１１５〜１１３の値により
、「１」のビットではＮチャネルトランジスタ７により
、信号レベルｒＯＪが下位のビットに伝えられ、ｒＯＪ
のピントではＮチャネルトランジスタ６により、上位の
信号レベル「１」またはｒＯＪが下位ピントに伝えられ
る。これにより、１ビツトプライオリティ検出回路Ａ１
５〜ＡＩ２の２人力ＡＮＤ回路３の２つの入力が決まり
、出力信号０１５〜０１２が決定する。他の部分検出回
路２４〜２６内でも同様に各入力信号の値により、「１
コのピントではＮチャネルトランジスタ９により、信号
レベルｒＯＪが下位のビットに伝えられ、「０」のビッ
トではＮチャネルトランジスタ８により、上位の信号レ
ベルｒｌＪまたは「０」が下位ビットに伝えられる。
これにより、各々の部分プライオリティ検出回路内にあ
る１ビツトプライオリティ検出回路ＡＩｌ〜ＡＯの３人
力ＡＮＤ回路４および５の２つの入力が決まる。最上位
の部分データ１１５〜１１２に「１」が存在するか否か
を検出する回！１９は、ＮＯＲ回路１５により、ｒｌＪ
が存在するなら「０」を出力し、存在しないなら「１」
を出力する。
る１ビツトプライオリティ検出回路ＡＩｌ〜ＡＯの３人
力ＡＮＤ回路４および５の２つの入力が決まる。最上位
の部分データ１１５〜１１２に「１」が存在するか否か
を検出する回！１９は、ＮＯＲ回路１５により、ｒｌＪ
が存在するなら「０」を出力し、存在しないなら「１」
を出力する。
各部分データ以上のビットに「１」が存在するか否かを
検出する回路２０〜２２は、上位の部分データの検出結
果をそれぞれインバータ１２〜１４で反転してＮＯＲ回
路１６〜１８の入力とすることにより、それ以上のビッ
トに「１」が存在するなら「０」を出力し、存在しない
なら「１」を出力する。これらの出力は、それぞれ下位
の部分データ内の３人力ＡＮＤ回路４および５の３つ目
の入力となる。この入力が「０」の場合は、その部分プ
ライオリティ検出回路の出力信号は全て「０」 （無効
）となり、「１」の場合はその部分プライオリティ検出
結果が出力（有効）となる。
検出する回路２０〜２２は、上位の部分データの検出結
果をそれぞれインバータ１２〜１４で反転してＮＯＲ回
路１６〜１８の入力とすることにより、それ以上のビッ
トに「１」が存在するなら「０」を出力し、存在しない
なら「１」を出力する。これらの出力は、それぞれ下位
の部分データ内の３人力ＡＮＤ回路４および５の３つ目
の入力となる。この入力が「０」の場合は、その部分プ
ライオリティ検出回路の出力信号は全て「０」 （無効
）となり、「１」の場合はその部分プライオリティ検出
結果が出力（有効）となる。
以上、本発明によるプライオリティ検出回路の一実施例
において、人力信号が変化してから出力信号が決定する
までに通過する最悪遅延経路のゲート段数は、ＮＯＲ回
路１５〜１７．インバータ回路１２．１３の５段と３人
力ＡＮＤ回路１段の計６段である。各入力信号１１５〜
１０の１に対してアクティブとなる出力信号を表２に示
す。
において、人力信号が変化してから出力信号が決定する
までに通過する最悪遅延経路のゲート段数は、ＮＯＲ回
路１５〜１７．インバータ回路１２．１３の５段と３人
力ＡＮＤ回路１段の計６段である。各入力信号１１５〜
１０の１に対してアクティブとなる出力信号を表２に示
す。
また、本実施例では、入力信号の上位桁からみて一番最
初の「１」を検出する回路について示したが、「０」を
検出する回路についての他の実施例を第２図に示す。同
図において、１は電源、２は接地、３３は２人力ＡＮＤ
回路、３４．３５は３人力ＡＮＤ回路、３６〜３９はＮ
チャネルトランジスタ、４０〜４４．５９はインへ′−
タ回路、４５は４人力ＮＡＮＤ回路、４６〜４８は５人
力ＮＡＮＤ回路、５７は１６ビツトプライオリティ検出
回路、１１５〜■０は１１５〜１１２．Ｉ１１〜Ｉ８，
１７〜Ｉ４．１３〜１０の４つの部分データに分割され
た入力信号であり、１１５が上位桁、１１４，１１３と
順次下位桁を表わす。５３〜５６は各部分データに対す
る部分プライオリティ検出回路、４９〜５２は各部分デ
ータ以上の桁でｒＯＪが存在したか否かを検出する検出
回路、５８は１６ビツトの入力データが全て「１」であ
るか否かを表わすオール１検出信号、０１５〜ＯＯは１
６ビツトプライオリティ検出回路５７の検出結果を表わ
す出力信号、Ｂ１５〜ＢＯは１ビツトプライオリティ検
出回路であり、Ｂ１５〜Ｂ１２、Ｂ１５〜ＢＯはそれぞ
れ同一の回路構成である。
初の「１」を検出する回路について示したが、「０」を
検出する回路についての他の実施例を第２図に示す。同
図において、１は電源、２は接地、３３は２人力ＡＮＤ
回路、３４．３５は３人力ＡＮＤ回路、３６〜３９はＮ
チャネルトランジスタ、４０〜４４．５９はインへ′−
タ回路、４５は４人力ＮＡＮＤ回路、４６〜４８は５人
力ＮＡＮＤ回路、５７は１６ビツトプライオリティ検出
回路、１１５〜■０は１１５〜１１２．Ｉ１１〜Ｉ８，
１７〜Ｉ４．１３〜１０の４つの部分データに分割され
た入力信号であり、１１５が上位桁、１１４，１１３と
順次下位桁を表わす。５３〜５６は各部分データに対す
る部分プライオリティ検出回路、４９〜５２は各部分デ
ータ以上の桁でｒＯＪが存在したか否かを検出する検出
回路、５８は１６ビツトの入力データが全て「１」であ
るか否かを表わすオール１検出信号、０１５〜ＯＯは１
６ビツトプライオリティ検出回路５７の検出結果を表わ
す出力信号、Ｂ１５〜ＢＯは１ビツトプライオリティ検
出回路であり、Ｂ１５〜Ｂ１２、Ｂ１５〜ＢＯはそれぞ
れ同一の回路構成である。
第２図に示すプライオリティ検出回路において、入力信
号が変化してから出力信号が決定するまでに通過する最
悪遅延経路のゲート段数は、ＮＡＮＤ回路４５〜４７．
インバータ回路４２〜４４の６段と３人力ＡＮＤ回路１
段の計７段である。各入力信号１１５〜１０の値に対し
てアクティブとなる出力信号を表３に示す。
号が変化してから出力信号が決定するまでに通過する最
悪遅延経路のゲート段数は、ＮＡＮＤ回路４５〜４７．
インバータ回路４２〜４４の６段と３人力ＡＮＤ回路１
段の計７段である。各入力信号１１５〜１０の値に対し
てアクティブとなる出力信号を表３に示す。
なお、上記第１図および第２図に示した実施例では、入
力信号の上位ビットからプライオリティ検出を行なうが
、人力信号の順序を逆にして下位ピントからプライオリ
ティ検出を行なう構成にしてもよい。また、回路の規則
性は失われるが、４ビツトごとに分割した部分プライオ
リティ検出回路２３〜２６および５３〜５６のうち、各
々上位側の１ビツトプライオリティ検出回路Ａ１５．Ａ
１１、 Ａ７． Ａ３およびＢ１５．Ｂｌｌ、Ｂ７゜Ｂ
３のＡＮＤ回＆！３． ４および３３．３４の１人力は
常に電源１に接続されているため、この電源入力を除い
た構成でトランジスタ数を削減することもできる。さら
に、各部分プライオリティ検出回路の下位側の１ビツト
プライオリティ検出回路Ａ１２．Ａ８．Ａ４およびＢ１
２．Ｂ８．Ｂ４では、次のピントに信号を伝える必要が
ないため、インバータ回路１０．１１および４０．４１
とＮチャネルトランジスタ６〜９および３６〜３９が削
減できる。また、本実施例では、１６ビントの入力デー
タを４ビツトごとに等分割して部分データとする場合に
ついて述べたが、各部分データのビット数は任意に選択
可能であり、各部分データのビット数が異なる場合でも
同様の効果が得られる。本実施例で示した各論理ゲート
およびトランジスタは、入力を反転して負論理で構成し
てもよく、他の回路構成を用いて論理を実現した場合で
も同様の効果が得られることは言うまでもない。
力信号の上位ビットからプライオリティ検出を行なうが
、人力信号の順序を逆にして下位ピントからプライオリ
ティ検出を行なう構成にしてもよい。また、回路の規則
性は失われるが、４ビツトごとに分割した部分プライオ
リティ検出回路２３〜２６および５３〜５６のうち、各
々上位側の１ビツトプライオリティ検出回路Ａ１５．Ａ
１１、 Ａ７． Ａ３およびＢ１５．Ｂｌｌ、Ｂ７゜Ｂ
３のＡＮＤ回＆！３． ４および３３．３４の１人力は
常に電源１に接続されているため、この電源入力を除い
た構成でトランジスタ数を削減することもできる。さら
に、各部分プライオリティ検出回路の下位側の１ビツト
プライオリティ検出回路Ａ１２．Ａ８．Ａ４およびＢ１
２．Ｂ８．Ｂ４では、次のピントに信号を伝える必要が
ないため、インバータ回路１０．１１および４０．４１
とＮチャネルトランジスタ６〜９および３６〜３９が削
減できる。また、本実施例では、１６ビントの入力デー
タを４ビツトごとに等分割して部分データとする場合に
ついて述べたが、各部分データのビット数は任意に選択
可能であり、各部分データのビット数が異なる場合でも
同様の効果が得られる。本実施例で示した各論理ゲート
およびトランジスタは、入力を反転して負論理で構成し
てもよく、他の回路構成を用いて論理を実現した場合で
も同様の効果が得られることは言うまでもない。
以上説明したように本発明は、入力データをｎ個（ｎ＞
１）の部分データに分割し、各々の部分データは独立に
プライオリティ検出を行ない、その部分データの上位あ
るいは下位の情報により一括して出力を制御するように
したことにより、最悪遅延ゲート段数を削減でき高速に
処理できる効果がある。
１）の部分データに分割し、各々の部分データは独立に
プライオリティ検出を行ない、その部分データの上位あ
るいは下位の情報により一括して出力を制御するように
したことにより、最悪遅延ゲート段数を削減でき高速に
処理できる効果がある。
第１図は本発明によるプライオリティ検出回路の一実施
例を示す回路図、第２図は他の実施例を示す回路図、第
３図は従来のプライオリティ検出回路を示す回路図であ
る。 １・・・電源、２・・・接地、３・・・２人力ＡＮＤ回
路、４．５・・・３人力ＡＮＤ回路、６〜９・・・Ｎチ
ャネルトランジスタ、１０〜１４・・・インバータ回路
、１５・・・４人力ＮＯＲ回路、１６〜１８・・・５人
力ＮＯＲ回路、１９〜２２・・・検出回路、２３〜２６
・・・部分プライオリティ検出回路、２７・・・１６ビ
ツトプライオリティ検出回路、Ａ１５〜ＡＯ・・・１ビ
ツトプライオリティ検出回路。
例を示す回路図、第２図は他の実施例を示す回路図、第
３図は従来のプライオリティ検出回路を示す回路図であ
る。 １・・・電源、２・・・接地、３・・・２人力ＡＮＤ回
路、４．５・・・３人力ＡＮＤ回路、６〜９・・・Ｎチ
ャネルトランジスタ、１０〜１４・・・インバータ回路
、１５・・・４人力ＮＯＲ回路、１６〜１８・・・５人
力ＮＯＲ回路、１９〜２２・・・検出回路、２３〜２６
・・・部分プライオリティ検出回路、２７・・・１６ビ
ツトプライオリティ検出回路、Ａ１５〜ＡＯ・・・１ビ
ツトプライオリティ検出回路。
Claims (1)
- 【特許請求の範囲】 Ｎ桁（Ｎ＞１）のデータをｎ個（ｎ＞１）の部分データ
に分割し、最上位あるいは最下位の部分データの中に「
１」あるいは「０」が１つ以上含まれるか否かを検出し
て検出信号を出力する第１の部分プライオリティ検出回
路と、 前記最上位あるいは最下位の部分データ以外の各部分デ
ータおよびこの各部分データより上位あるいは下位の部
分データの中に「１」あるいは「０」が１つ以上含まれ
るか否かを検出して検出信号を出力する第２の部分プラ
イオリティ検出回路と、 最上位あるいは最下位の部分データ内で、その最上位あ
るいは最下位ビットからビットの値を順次調べ、最初の
「１」あるいは「０」の値を持つビットに対する出力を
アクティブ状態にし、他のビットに対する出力を非アク
ティブ状態にする第３の部分プライオリティ検出回路と
、 最上位あるいは最下位の部分データ以外の各部分データ
内で、その最上位あるいは最下位ビットからビットの値
を順次調べ、最初の「１」あるいは「０」の値を持つビ
ットに対する出力をアクティブ状態にし、他のビットに
対する出力を非アクティブ状態にする回路であり、前記
各部分データの上位あるいは下位の前記第１または第２
の検出回路により「１」あるいは「０」が検出された時
は前記各部分データの各ビットに対する出力を全て非ア
クティブ状態にする第４の部分プライオリティ検出回路
とから 成るプライオリティ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058398A JP2518081B2 (ja) | 1990-03-08 | 1990-03-08 | プライオリテイ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058398A JP2518081B2 (ja) | 1990-03-08 | 1990-03-08 | プライオリテイ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257630A true JPH03257630A (ja) | 1991-11-18 |
| JP2518081B2 JP2518081B2 (ja) | 1996-07-24 |
Family
ID=13083248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058398A Expired - Fee Related JP2518081B2 (ja) | 1990-03-08 | 1990-03-08 | プライオリテイ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518081B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303175A (en) * | 1992-08-10 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Floating point arithmetic unit |
-
1990
- 1990-03-08 JP JP2058398A patent/JP2518081B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303175A (en) * | 1992-08-10 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Floating point arithmetic unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2518081B2 (ja) | 1996-07-24 |
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