JPH03257846A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03257846A JPH03257846A JP5536190A JP5536190A JPH03257846A JP H03257846 A JPH03257846 A JP H03257846A JP 5536190 A JP5536190 A JP 5536190A JP 5536190 A JP5536190 A JP 5536190A JP H03257846 A JPH03257846 A JP H03257846A
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- channel
- channel stopper
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- implantation
- stoppers
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- 238000002513 implantation Methods 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造に関するものである。
従来の技術
従来の製造方法を第２図（ａ）〜（ｄ）に示したＮチャ
ネルＭＯＳトランジスタの工程順断面図を参照して説明
する。
ネルＭＯＳトランジスタの工程順断面図を参照して説明
する。
まず、Ｐ形シリコン基板１の上に、保護酸化膜２、シリ
コン窒化膜３を形成した後、選択酸化を行なう領域以外
の部分にホトレジスト４を形成する（第２図（ａ））。
コン窒化膜３を形成した後、選択酸化を行なう領域以外
の部分にホトレジスト４を形成する（第２図（ａ））。
次に、ホトレジスト４をマスクとして、寄生チャネルの
発生を防止するための不純物領域（以下チャネルストッ
パーと称す）を形成するためＰ＋注入を１００ＫｅＶ、
Ｉ Ｘ １０Ｉ２ｃ＋ｓ ”の条件で行ない、チャネ
ルストッパー５を形成する（第２図（ｂ））。続いてホ
トレジストを除去し、フィールド絶縁膜となるフィール
ド酸化膜６を形成した後に、ナイトライド、保護酸化膜
を除去し、その後ゲート酸化膜７を形成する（第２図（
Ｃ））。
発生を防止するための不純物領域（以下チャネルストッ
パーと称す）を形成するためＰ＋注入を１００ＫｅＶ、
Ｉ Ｘ １０Ｉ２ｃ＋ｓ ”の条件で行ない、チャネ
ルストッパー５を形成する（第２図（ｂ））。続いてホ
トレジストを除去し、フィールド絶縁膜となるフィール
ド酸化膜６を形成した後に、ナイトライド、保護酸化膜
を除去し、その後ゲート酸化膜７を形成する（第２図（
Ｃ））。
第２図（ｄ）はその後、ゲート電極８．ソースドレイン
領域９を形成した後に、層間絶縁層１０．電極１１を形
成し、完成したＮチャネルトランジスタである。
領域９を形成した後に、層間絶縁層１０．電極１１を形
成し、完成したＮチャネルトランジスタである。
第２図（ｅ）は第２図（ｄ）をＹ−Ｙ’で切断した断面
図である。
図である。
発明が解決しようとする課題
このような従来の方法では、チャネルストッパー５とソ
ースドレイン領域９の界面に欠陥が生成することにより
リークが発生する。又、チャネルストッパーの横方向拡
散により、ゲート幅が狭くなる（第２図（ｅ）のΔＷの
２倍だけ狭くなる）という問題があった。
ースドレイン領域９の界面に欠陥が生成することにより
リークが発生する。又、チャネルストッパーの横方向拡
散により、ゲート幅が狭くなる（第２図（ｅ）のΔＷの
２倍だけ狭くなる）という問題があった。
課題を解決するための手段
本発明の半導体装置の製造方法は、フィールド絶縁膜形
成後にチャネルストッパー注入を行なうものである。
成後にチャネルストッパー注入を行なうものである。
作用
本発明の半導体装置の製造方法によれば、チャネルスト
ッパー注入後にチャネルストッパーの表面領域が酸化さ
れないため、結晶欠陥が形成されないことによりジャン
クションリークが低減される。又、チャネルストッパー
注入後の熱処理工程が、従来より少なくなるため、横方
向拡散が抑制される。
ッパー注入後にチャネルストッパーの表面領域が酸化さ
れないため、結晶欠陥が形成されないことによりジャン
クションリークが低減される。又、チャネルストッパー
注入後の熱処理工程が、従来より少なくなるため、横方
向拡散が抑制される。
実施例
本発明の半導体装置の製造方法の一実施例を、第１図（
ａ）〜（Ｃ）に示したＮチャネル型ＭＯＳ トランジス
タの工程順断面図を参照して説明する。第１図において
第２図と同一部分には同一番号を付す。
ａ）〜（Ｃ）に示したＮチャネル型ＭＯＳ トランジス
タの工程順断面図を参照して説明する。第１図において
第２図と同一部分には同一番号を付す。
まず、Ｐ型シリコン基板１の上に、チャネルストッパー
注入を行なわずに選択酸化法によりフィールド絶縁膜と
してフィールド酸化膜６を形成した後、ゲート酸化膜７
．ゲート電極８．ソース。
注入を行なわずに選択酸化法によりフィールド絶縁膜と
してフィールド酸化膜６を形成した後、ゲート酸化膜７
．ゲート電極８．ソース。
ドレイン領域９を形成する（第１図（ａ））。
次にチャネルストッパー注入を行なわない領域をホトレ
ジスト４で覆い、チャネルストッパー注入をｐ”、 ｌ
Ｘ Ｉ Ｑ１２ｃ＋１−３の条件で、高加速エネルギ
ー（５００ＫｅＶ程度）又は、２価リンを利用し、２５
０ＫｅＶ程度のエネルギーで行なう（第１図（ｂ））。
ジスト４で覆い、チャネルストッパー注入をｐ”、 ｌ
Ｘ Ｉ Ｑ１２ｃ＋１−３の条件で、高加速エネルギ
ー（５００ＫｅＶ程度）又は、２価リンを利用し、２５
０ＫｅＶ程度のエネルギーで行なう（第１図（ｂ））。
これでチャネルストッパー５が形成される。
その後、従来と同様の方法で完成されたＮチャネルトラ
ンジスタを第１図（Ｃ）に示す。
ンジスタを第１図（Ｃ）に示す。
第１図（ｄ）は第１図（Ｃ）のＹ’−Ｙ断面図である。
なお本実施例では、ＮチャネルＭＯ３の場合について説
明を行ったが、ＰチャネルＭＯ８，相補形ＭＯＳ等でも
利用できる事は言うまでもない。
明を行ったが、ＰチャネルＭＯ８，相補形ＭＯＳ等でも
利用できる事は言うまでもない。
発明の効果
本発明の半導体装置の製造方法によれば、不純物拡散層
間のリーク電流の低減及び、チャネルストッパーの拡散
によるチャネル幅減少の抑制が可能となるため、良好な
デバイス特性を得ることができる。
間のリーク電流の低減及び、チャネルストッパーの拡散
によるチャネル幅減少の抑制が可能となるため、良好な
デバイス特性を得ることができる。
第１図は本発明の半導体装置の製造方法の一実施例を示
すＮチャネルＭＯＳトランジスタの工程断面図、第２図
は従来のＮチャネルＭＯＳトランジスタの工程断面図で
ある。 １・・・・・・Ｐ型シリコン基板、５・・・・・・チャ
ネルストッパー、６・・・・・・フィールド酸化膜。
すＮチャネルＭＯＳトランジスタの工程断面図、第２図
は従来のＮチャネルＭＯＳトランジスタの工程断面図で
ある。 １・・・・・・Ｐ型シリコン基板、５・・・・・・チャ
ネルストッパー、６・・・・・・フィールド酸化膜。
Claims (1)
- 半導体基板表面にフィールド絶縁膜を形成した後、寄生
チャネル発生防止のためのイオン注入を行なうことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5536190A JPH03257846A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5536190A JPH03257846A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257846A true JPH03257846A (ja) | 1991-11-18 |
Family
ID=12996354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5536190A Pending JPH03257846A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397727A (en) * | 1994-07-20 | 1995-03-14 | Micron Technology, Inc. | Method of forming a floating gate programmable read only memory cell transistor |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038833A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6422069A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Manufacture of semiconductor memory device |
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
-
1990
- 1990-03-07 JP JP5536190A patent/JPH03257846A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038833A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6422069A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Manufacture of semiconductor memory device |
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397727A (en) * | 1994-07-20 | 1995-03-14 | Micron Technology, Inc. | Method of forming a floating gate programmable read only memory cell transistor |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
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