JPH01194436A - 半導体装置 - Google Patents

半導体装置

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JPH01194436A
JPH01194436A JP63019984A JP1998488A JPH01194436A JP H01194436 A JPH01194436 A JP H01194436A JP 63019984 A JP63019984 A JP 63019984A JP 1998488 A JP1998488 A JP 1998488A JP H01194436 A JPH01194436 A JP H01194436A
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JP
Japan
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film
oxide film
stopper
region
channel stopper
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Application number
JP63019984A
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English (en)
Inventor
Kazumasu Motokawa
元川　一益
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NEC Yamaguchi Ltd
Original Assignee
NEC Yamaguchi Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置゛に関し、特にフィールド酸化膜と
チャネルストッパとからなる素子分離領域を備えた半導
体装置に関する。
〔従来の技術〕
従来の半導体装置では、素子分離領域が一導電型低濃度
の半導体基板表面に形成した一導電型高濃度のチャネル
ストッパとその上の同一パターンのフィールド絶縁膜と
で、単に構成されていた。
第３図は従来の半導体装置の一例の断面図である。
この例では、Ｐ型紙濃度のシリコン基板１表面にＰ型高
濃度のチャネルストッパ２及びその上のフィールド酸化
膜３からなる素子分離領域を設け、素子分離領域により
仕切られたシリコン基板１表面の素子形成領域にチャネ
ルストッパ２に接するＮ型の不純物領域４とその上の酸
化膜５とを設けた構造となっている。
このような従来例の素子分離領域の製造方法は、先ず、
Ｐ型のシリコン基板１の表面にＰ型高濃度の不純物領域
からなるチャネルストッパを形成し、更にその部分の表
面を選択的に酸（ヒしてフィールドの酸化膜を形成して
いた。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置では、素子分離領域のフィー
ルド絶縁膜の下の部分全体に高濃度のチャネルストッパ
が形成されているので、素子形成領域内の不純物領域と
近接あるいは直接接するために素子の寄生的な接合容量
が増大し素子の動作速度を低下させてしまうという欠点
がある。
〔問題点を解決するための手段〕
本発明の半導体装置は、−導電型の半導体基板表面に形
成した一導電型高濃度の不純物領域からなるチャネルス
トッパと該チャネルストッパ上のフィールド絶縁膜とか
らなる素子分離領域とを有する半導体装置において、前
記チャネルストッパと前記フィールド絶縁膜のパターン
が互いに異る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
この実施例は、Ｐ型のシリコン基板１表面に膜厚約６０
００人の所定のパターンのフィールド酸化Ｍ３を形成し
た後その下のシリコン基板１表面にフィールド酸化膜３
のパターンよりも小さいパターンのＰ型高濃度のチャネ
ルストッパ２ａを形成し、更にフィールド酸化膜３で仕
切られたシリコン基板１表面の素子形成領域表面の酸化
膜５の下に、素子の一部でありかつチャネルストッパ２
ａと離れたＮ型高濃度の不純物領域４を形成している。
この実施例の半導体装置を製造するには、先ず、Ｐ型の
シリコン基板１表面の素子形成領域の部分に耐酸化性マ
スク、例えば５００人の熱酸化膜及び１０００人の窒化
膜を順次形成し、続いてこの耐酸化性マスクを使って１
０００℃、４時間程度の熱処理を加えることにより膜厚
６０００人程度０フィールド酸化ｌｌＡ３を形成する。
次に、フィールド酸化膜３上に開口部を備えたホトレジ
スト膜からなるイオン注入用マスクを形成した後、フィ
ールド酸化膜３を通してホウ素を８００ｋｅｙの高エネ
ルギーのイオン注入法によりシリコン基板１表面にＰ型
高濃度のチャネルストッパ２ａを形成する。次に、素子
形成領域表面の窒化膜と酸化膜を除去した後通常の方法
で、チャネルストッパ２ａとの間が離れたＮ型高濃度の
不純物領域４からなる素子の一部を酸化膜５の下のシリ
コン基板１表面に形成する。
第２図は本発明の第２の実施例の断面図である。
この実施例では、シリコン基板１表面の反転防止用のチ
ャネルストッパ２ｂの片側がＮ型高濃度の不純物領域４
に接するように配置されている。
これは、片側の接合容量を低減した場合である。
〔発明の効果〕
以上説明したように本発明は、素子分離領域を構成する
フィールド酸化膜とその下のチャネルストッパとのパタ
ーンを変えることによって、チャネルストッパと素子の
一部を構成する不純物領域との接合容量を低減し動作速
度の速い高性能の内部素子を有する半導体装置を実現で
きるという効果がある。
【図面の簡単な説明】
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の断面図、第３図は従来の半導体装置の一例の断面
図である。 １・・・シリコン基板、２ａ、２ｂ・・・チャネルスト
ッパ、３・・・フィールド酸化膜、４・・・不純物領域
、５・・・酸化膜。

Claims (1)

    【特許請求の範囲】
  1. 　一導電型の半導体基板表面に形成した一導電型高濃度
    の不純物領域からなるチャネルストッパと該チャネルス
    トッパ上のフィールド絶縁膜とからなる素子分離領域と
    を有する半導体装置において、前記チャネルストッパと
    前記フィールド絶縁膜のパターンが互いに異ることを特
    徴とする半導体装置。
JP63019984A 1988-01-29 1988-01-29 半導体装置 Pending JPH01194436A (ja)

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