JPH03259760A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリｒｃを試験、解析をする上で必要となる
フェイルビットマツプデータを高速に生成するフェイル
メモリ、並びにこれを搭載して７エイルビツトマツプを
高速に表示するＩＣ試験装置に関する。

〔従来の技術〕

従来の公知技術は、文字や図形情報をピットマソッとし
て処理することを目的としたワークステージ胃ンのよう
な計算機システムの中で、その表示装置画面上で指定さ
れた任意の矩形領域を同一画面上の新たな指定場所に拡
大、あるいは縮小して再表示するための「矩形領域転送
を用いたビットイメージの拡大・縮小の一方式」情報処
理学会第６４口金国大会（Ｓ６２前期）　ｐｐ、　１７
７−１７８がある。

これはアドレスシックおよびデータスケーラを設けるこ
とによシ、ビットマツプ表示中の１ワード（１６ビツト
）単位の任意矩形領域を整数倍に拡大、縮小変換しなか
らピットマツプ表示用バッファに転送格納するものであ
る。

しかし、この公知技術ではデータ圧縮処理となる縮小変
換がデータ内容を問わない間引き方式となっておシ、メ
モリ試験装置でのフェイル解析のように一ビットでもそ
のフェイル情報が失われることの無い処理が要求される
清秋では適用が不可能であった。さらには、ＩＣ試験装
置のフェイルピットメモリに格納されたデータに対する
アドレスのアクセスはワード単位とは限らず、連続した
ビットアドレスとなることが一般的と考えられるため、
このような条件での拡大、縮小変換処理方式の考案が必
要とたった。

さらに、ＬＳＩメモリ試験装置におけるフェイルメモリ
方式の従来技術は第５図に示すような構成が一般的であ
る。すなわち、７エイルビツトメモリに格納された試験
結果をビットマツプデイスプレィ上に表示するため、ダ
イレクトメモリアクセス（以下、ＤＭＡと略す）手段に
よシ、そのまま、フェイルビットメモリからデータを読
出し、ＣＰＵ上のソフト処理によ）縮小、拡大変換を行
いビットマツプ表示をする。

しかし、この方式では処理の柔軟性については十分と言
えるが、被試験メモリ容量の増加に伴い、フェイルピッ
トメモリからの読出し時間や変換処理時間もこれに比例
して増加するといった問題がある。

〔発明が解決しようとする課題〕 上記従来技術はデータビットの保存という点についての
考慮がされておらず、ＩＣ試験装置忙おけるフェイルデ
ータ処理への適用が困難という問題があった。

本発明はＩＣ試験装置の７エイルピツトメモリに格納さ
れたフェイルデータに対し、−ビットをも失わせること
無く、７工イルビツトマツプ表示を高速実行するための
縮小、拡大変換手段を提供することを目的とする・ 〔課題を解決するための手段〕 上記目的を達成するために、本発明では試験結果を格納
したフェイルピットメモリ（以下、ＦＢＭと略す）をＮ
分割し並列同時読出しを行う。

とれを実現するため、分割単位ごとに格納されたデータ
を被試験メモリ（以下、ＤＵ’ｌ’と略す）に一致した
Ｘ、Ｙの二次元アドレスで読出すとともに、読出しなが
らこれらデータの内どれがビットマツプデイスプレィ上
での表示対象になっているかを知らせる表示範囲信号を
出力するＤＵＴアドレス生成手段、この表示範囲におい
て入力されるクロック信号にもとづきＤＵＴアドレスに
対し、　３　。

て縮小・拡大したビットマツプデイスプレィアドレスを
生成するデイスプレィアドレス生成手段、このデイスプ
レィアドレスをＤＵＴアドレス生成手段によシ読出され
たＦＢＭデータの格納アドレスとするデイスプレィ用の
バッファメモリ手段、そして、これら同時に書き込まれ
た並列数組のバッファメモリを同時に読出し、それぞれ
のデータを論理的にＯＲ１，ながらＣＰＵを仲介にして
、ビットマツプ表示装置に転送するＯＲ出力手段から成
る一連の処理手段を一つの分割単位の変換手段とし、こ
れを一つ以上Ｎ組設けたものを７工イルメモリ部とした
ものである。

〔作用〕

ＦＢＩはＣＰＵデータバス幅を−ワードとしたＤＭＡ連
続転送に適した従来構成に加え、ＦＢＩ全体をＮ分割し
、分割された各々からデータが同時に出力できる構成と
しだ。これにより、ビットマツプ表示のためのＦＢＭ読
出し最大時間は被試験メモリの容量に依存せず、分割さ
れた一単位の１’ＢＭ容量の読出し時間となシ、常に一
定とする４　。

ことができる０ ＤＵＴアドレス生成手段は分割された一単位分のＦＢＭ
が格納しているＤＵ〒の試験領域に対し、その−単位を
読出すためのＤＵＴ二次元Ｘ、　　Ｘアドレスを発生す
るとともに、ビットマツプ上での表示指定範囲にあるか
否かを判定し表示範囲信号を出力する。

デイスプレィアドレス生成手段は上記表示範囲信号があ
る間だけ入力されるクロック信号によシ、デイスプレィ
へのデータ書込みアドレスをＸ、　　Ｙの二次元アドレ
スとして発生する。このとき、Ｘ方向に対する縮小、拡
大変換はＤＵ’Ｉ’アドレス生成およびデイスプレィア
ドレス生成のために入力されるクロック信号の各々の間
引き制御で、一方、Ｘ方向に対しては各々両者内で生成
されるＸアドレスの圧縮制御で実現される。

バッファメモリ手段はデイスプレィアドレス生成手段に
よセ出力されたＸ、　　Ｙ二次元アドレスに対し、ＣＰ
ｔ１のデータビット幅を１ワードとして扱えるようＸア
ドレスを１ワ一ド内ビツト位置を指示する部分とワード
の下位アドレスを指示する部分とに分け、後者はそのま
ま上位ワードアドレスを指示するＸアドレスの下に直接
リンクし、バッファメモリ手段のアドレス入力とする。

Ｘアドレスの前者は、入出力データビット数としてワー
ド幅を持ったバッファメモリ手段に対し、ビット単位で
制御可能な書込みイネーブル信号として機能する。

ここに本発明で最も重要なポイントの一つがある。ＤＵ
Ｔアドレス生成手段によって読出されたＦＢＭ格納デー
タはこの書込みイネーブル信号に応じてバックアメモリ
手段に書き込まれるが、その書込みデータはそのときア
クセスされたバックアメモリ手段の書込みアドレスから
読出されたデータと論理加算したものとすることである
０すなわち、ＤＵ’［’アドレス生成手段及びデイスプ
レィ生成手段において、Ｘ、　　Ｙのアドレスに対して
縮小、または、拡大のだめの間引き操作や圧縮操作を行
っているが、これらの操作結果としてバッファメモリ手
段への同一アドレス重複書込みが発生し、そのまま、バ
ッファメモリにアクセスすれば既書込みのデータが消失
することとなる。このように、ＩＣ試験装置にとって最
も重要な縮小・拡大処理における技術課題が解決されて
いる。ＯＲ出力手段は、Ｎ分割したＦＢＭの各々の出力
データに対して実行され、バッファメモリ手段に格納さ
れた一連の処理結果を同時に論理加算しながら読出す。

ＯＲ出力手段はＦＢＭの分割数と縮小争拡犬の倍率との
関係から、ＦＢＭの分割の境界において、ビットマツプ
デイスプレィ上では同一アドレスを指定することがあシ
、高速化を実現する並列動作のためだけでなく、ビット
マツプデイスプレィ上での重ね書きの役割シも併せ持っ
ている。

ＣＰＵは各々ビットマツプデイスプレィに相当する容量
を持ったＮ組のバッファメモリを論理加算して読出すた
め、結局、同デイスプレィにそのまま表示、あるいはデ
ータ処理を施して表示のいずれにしても一組分の容量だ
けを転送すれば良く、ＦＢＭの容量とは無関係となる。

〔実施例〕

６７　。

本実施例ではＦＢＭの分割数Ｎを２とした場合であシ、
マず、その目的とする変換処理の内容を第２図忙基づい
て説明する。

ＤＵＴ５の中から指定された表示範囲６５をビットマツ
プデイスプレィ７で表示するとき、その表示範囲が同デ
イスプレィ７よシも大きいビット領域であれば縮小表示
が必要となる。

一方、ＦＢＭ書０（３３）とＦＢＭ番１（３４）の格納
範囲で各々指定された表示範囲はそれぞれ異なる位置と
サイズになっておシ、番０と番１を同時に読出すときに
は独立した縮小処理手順が必要となる。縮小変換した結
果はＩｎ、番１ごとに専用に持っているバッファメモリ
２０に蓄える。

そして、これらを同時に読出して論理加算しながらビッ
トマツプデイスプレィ７に転送して表示する０ 次に、本実施例を第１図で説明する。

第５図に述べた従来メそり試験装置におけるＦＢＩ５に
至る構成は同様である。本発明はＦＢＭの読出し構成以
降、ＣＰＵ６によ）このデータを、　８　。

７工イルビツトマツプ表示するまでの処理手順、構成、
方式を特徴としている。

クロック発生器１１はＦＢＩ５から７エイル情報を読出
し、縮Ｉ」い拡大変換、および、フェイルビットマツプ
表示データを格納するに必要なりロックを発生する。ク
ロック制御器１２はＦＢＩを読出すためのＤＵＴアドレ
ス生成器１３とデイスプレィアドレス生成器１５へ出力
するクロック２５と２６に対し、Ｘ側の倍率設定入力デ
ータ（ＣＥＸ）２１に応じて、それぞれのクロック信号
を間引く役割を持っている。第３図に縮小、拡大ともに
倍率が４の場合のクロック信号出力を示す◇第３図（ａ
）はＤＵＴアドレスを４アドレス進めるごとにデイスプ
レィアドレスを１アドレス進める縮小変換に必要となる
クロックの様子を示す。

他方、（ｂ）はＤＵＴアドレスを−アドレス進めるごと
にデイスプレィアドレスを四アドレス進め、拡大変換に
必要外クロックの様子を示している。

ＤＵＴアドレス生成器１５、デイスプレィアドレス生成
器１５はクロック２５．２６を入力することによシ内部
のＸ、　　Ｙのアドレスを発生する二組のカウンタから
構成される。これらはＦＢＭ読出しＹライン圧縮数（Ｃ
Ｙｌ）２２、デイスプレィ書込みＹライン圧縮数（ＣＹ
２）２５を入力し、Ｙ側に対するカウンタ動作を制御し
、縮小・拡大を行う。第４図（ａ）に１１５にＹ側を縮
小する変換例を、また、（ｂ）には二倍に拡大する変換
例を示す〇 このようなＹ側での変換には第３図に示したような間引
きでは無く、重ねたスキャン操作が必要となる。

これは、ＦＢＩの読出しによ多出力される７エイル情報
は一ビットも失わせることが許されないため、特に、縮
小変換では第３図のクロック２６の２１ａ以外で間引か
れているクロック２５に同期した位置でも、ＦＢＭから
フェイル情報は読み出されており、デイスプレィアドレ
ス生成器１５の出力アドレスが更新されないだけであシ
、この期間での７エイル情報は後述するバッファメモリ
２０への入力データとして有効に利用される。

デイスプレィアドレス生成器１５は第２図に示した表示
範囲をビットマツプデイスプレィに表示するため、ＤＵ
’Ｆアドレス生成器に設定入力した表示範囲２４からの
表示範囲信号２７を受け、ＦＢＭの読出しがとの範囲内
のときだけＣＩＣ２（２６）を入力する。

表示範囲を指定されたＸ、　　Ｙサイズのアドレス出力
を本実施例では１０２４ｘ１０２４のデイスプレィサイ
ズに変換する。そのため、デイスプレィアドレス生成器
１５の出力はＸ側１０ビツト、Ｙ側１０ビットの計２０
ビットとなっている。

さらに、ＣＰＨのデータバス幅が３２ビツトを想定して
おシ、３２ビツトを−ワードとしてバッファメモリに書
き込むため、Ｙ側の下位五ビットを−ワード内のビット
指定用に分離し一ビツト単位で制御できるようデコーダ
１６に入力する。

一方、上位五ビットとＹ側の十ビットを併せてワードア
ドレスとして使用するためシフト出リンク処理１７に入
力する。

バッファメモリ２０ではこの第１図ではメモリ、１１ に対する書込み信号を省略しているが、第３図。

第４図に説明したように、縮小変換では、デイスプレィ
への書込みアドレスに対しては間引き操作となるが、書
き込むＦＢＭデータに対しては重ね書きとなるように第
３図、第４図ともにデイスプレィアドレスに対してでは
無（、ＦＢＩに対するアドレス発生ごとに書込み信号を
バッファメモリに与える。

このような重ね書きを実現するため、バッファメモリへ
のデータの入力部には書込みと同一サイクルで同一アド
レスのデータ３１を読出し、これをＦＢＭ格納データ３
０と論理加算した上で同一アドレスに再書込みする。こ
の際、書込みタイミング制御の都合上、バッファメモリ
と０Ｒ１９の間にレジスタを挿入することがおる。第１
図では省略している。

本実施例では二組の縮小・拡大変換部８，９に対し、こ
れをビットマツプデイスプレィに表示するためのバッフ
ァメモリ読出しではこれら二組のバッファメモリ２０を
同時に読出し、ＯＲ手段１０．１２゜ の出力をＣＰＵを仲介としてビットマツプデイスプレィ
７に転送、表示する。

〔発明の効果〕

本発明によれば、下記の効果が得られる。

（１）被試験メモリの増大に対し、ビットマツプデイス
プレィ用バッファメモリへの縮小、拡大変換格納時間は
分割したＦＢＩ容量分だけとなシ、常に、一定の短時間
で処理可能。

（２）バッファメモリからＣＰＵ、あるいは、ビットマ
ツプデイスプレィへの転送時間は常に同デイスプレィの
容量だけで良い。

（３）従って、（１）と（２）の合計時間はシステムの
構成法にもよるが、数秒で処理可能となシ、現在のメモ
リ容量を対象にしても一桁以上、今後のメモリ大容量化
を考えた場合、少なくとも、従来技術に対し、フェイル
情報を失うこと無く１桁以上の高速化が達成できると考
えられる。

（４）多数個同時試駿結果をＦＢＭに格納した場合でも
、本発明ではＤＵ’ｌ’の容量が単に増加したと同じ扱
いとなシ、ビットマツプデイスプレィ表示時間について
は同じ効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の系統図、第２図は本発明の
処理目的の説明図、第３図、第４図はビットマツプ表示
のための縮小、拡大処理のだめの基本的な動作説明図、
第５図はメモリ試験装置として一般的に知られている系
統図である。 ５・・・ＦＢＭ、１３・・・ＤＵＴアドレス生成器、１
５・・・デイスプレィアドレス生成器、２０・・・バッ
ファメモリ、１０・・・ＯＲ１６・・・ＣＰＵ、７・・
・ビットマツプデイスプレィ。 、１５・ 第 ？ 口 第 ろ 口 第 ４Ｌ￥１ ＣＹ１＝へ ＣＹ２＝５ こＹ１＝３ ｆＺＹ２＝＆

Claims (1)

【特許請求の範囲】
1. １、半導体メモリの試験を目的としたＩＣ試験装置にお
   いて、試験結果を格納したフェイルビットメモリを分割
   し、これらを同時に読出しながらフェイル情報を失うこ
   とのない一つ以上の縮小・拡大変換手段を通して高速に
   ビットマップ表示データを生成するフェイルメモリ部を
   設けたことを特徴とするＩＣ試験装置。