JPH03260850A - キャッシュメモリデータライト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はキャッシュメモリを備えた情報処理装置に用い
られるキャッシュメモリデータライト方式に関する。

（従来の技術） 従来、情報処理装置に用いられるキャッシュメモリ機構
に於いて、リードミスヒツト時に、キャッシュメモリの
１ブロック分すべてのデータを主メモリから転送してく
るブロックロードの方式は採らず、リードアドレスに対
する１語だけを主メモリからロードしてくる方式を採用
している従来のキャッシュメモリ動作を以下に説明する
。

この動作説明にあたって、メモリアドレスとキャッシュ
ロウアドレスの関係を第４図に示す。ここでは、メモリ
アドレスが１バイト単位に付けられ、メモリアクセスの
１語が４バイトで構成されるものとする。又、キャッシ
ュメモリの１ブロツクは４語を想定し、図中のアドレス
ＭＡ、ＣＡを１６バイトバウンダリのアドレスとする。

それ故、キャッシュメモリにとって、アドレスＭＡから
ＭＡ＋ＣＩまでのデータが同一ブロックとなり、同一の
タグデータ（ＭＡ）を持つ。

まず最初に、リードミスヒツト時の動作を第３図（ａ）
を参照して説明する。尚、第３図に於いて、Ｐは中央処
理装置（以下プロセッサと称す）、ＣＡはキャッシュメ
モリ、ＭＭは主メモリ、ＭＡは主メモリアドレス、ＣＡ
はキャッシュメモリアドレス、■はブロックバリッドビ
ット（ブロック全体のバリッドビット）　、ＬＶはライ
ンバリッドビット（ブロック中の該当する語に対するバ
リッドビット）を示す。

主メモリアドレスＭＡによりプロセッサＰがメモリリー
ドを開始すると、キャッシュメモリアドレスＣＡにより
アドレス指定されたキャッシュメモリＣＭのタグ部とタ
グデータ（ＭＡ）が比較され、最初は不一致となる。そ
して主メモリＭＭにリード要求が出され、メモリアドレ
スＭＡのデータが１語読み出されて、このデータがプロ
セッサＰ内のり−ドバッファとキャッシュメモリＣＭ内
のアドレスＣＡに対応する番地にセットされる。

同時にキャッシュメモリＣＭのタグ部にはタグデータ（
ＭＡ）がセットされ、ブロックバリッドビットＶとアド
レスＣＡに対応するラインバリッドビットＬＶをセット
する（１１を立てる）。

次にメモリアドレス（ＭＡ＋４Ｈ）によるメモリライト
時の動作を第３図（ｂ）を参照して説明する。

プロセッサＰがメモリライトを開始すると、アドレスＣ
Ａ＋４）１に対するキャッシュメモリＣＭのラインバリ
ッドビットＬＡがセットしていないので（“０°なので
）、キャラミスヒツトとなり、主メモリＭＭにのみデー
タがライトされる。このとき、ライトデータ１語中のＨ
効データ部を１バイト単位で表すゾーンビットがすべて
セットしている場合を考えると、プロセッサＰから送ら
れるライトデータはそのまま主メモリＭＭにライトされ
る。

このライトデータを読み出すと、第３図（Ｃ）のように
なる。

即ち、キャッシュメモリＣＭはＣＡ　＋　４１１部のラ
インバリッドビットＬＶがセットしていないので（第３
図（ｂ）参照）、キャッシュにはセットせず、主メモリ
ＭＭよりデータを読み出してきて、このデータを上記同
様にプロセッサＰとキャッシュメモリＣＭにセットし、
キャッシュメモリＣＭのＣＡ＋４Ｈ部のラインバリッド
ビットＬＶをセットする。

上記したように従来では、キャッシュメモリＣＭのタグ
部がマツチし、ブロックバリッドビットｖがセットして
いても、ラインバリッドビットＬＶがセットしていない
ときは、ライトゾーンがすべてセットしていても、キャ
ッシュライトをしないため、同アドレスから再びデータ
を読み出す際には、主メモリＭＭにアクセスする必要が
あり、従ってキャッシュメモリの有効性が損なわれると
いう問題があった。

（発明が解決しようとする課題） 従来では、第３図（ｂ）のように、キャッシュメモリＣ
Ｍのタグ部がマツチし、ブロックバリッドビットＶがセ
ットしているのに、ラインバリッドビットＬＶがセット
していないので、ライトゾーンがすべてセットしている
のにも拘らず、キャッシュライトをしないため、同アド
レスから再びデータを読み出す際には、主メモリＭＭに
までアクセスする必要があり、キャッシュメモリの有効
性が損なわれる一要因となっていた。

本発明は上記実情に鑑みなされたもので、情報処理装置
に於ける中央処理装置と主メモリとの間のキャッシュメ
モリのヒツト率を向上できるキャッシュメモリデータラ
イト方式を提供することを目的とする。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、キャ
ッシュメモリを有する処理装置と主メモリとのアクセス
機構部に於いて、主メモリライト時のライトゾーンビッ
トがすべてセットしていることを検出する回路と、ライ
トアドレスに対するタグマツチとブロックバリッドビッ
トのセットとラインバリッドビットのリセットを検出す
る回路と、上記回路の出力によりキャッシュメモリのラ
イト信号を出力する回路とを設けて、メモリライト時に
、アドレスのタグ部が一致し、ブロックバリッドビット
がセットしている状態下では、ラインバリッドビットが
リセットしていてもライトゾーンビットがセットしてい
たらキャッシュメモリライトを実行する機能を実現する
。これにより、主メモリライト時に、完全にキャツシュ
ヒツトしてなくても、キャッシュディレクトリ、バリッ
ドビットの状態やライトゾーンの条件によっては、キャ
ッシュライトが可能となり、従って主メモリリード時の
キャツシュヒツト率を向上できる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図である。

第１図に於いて、ｌはディレクトリメモリを構成するＲ
ＡＭ　（以下ディレクトリメモリと称す）であり、キャ
ッシュディレクトリとしてメモリアドレスのタグ部ＴＡ
Ｇを保持する。このディレクトリメモリｌに供給される
アドレス１０１は、第４図に示すアドレスＣＡ部の下位
４ビツトが無いアドレスデータである。２はブロックバ
リッドビットメモリ部を構成するＲＡＭ　（以下ブロッ
クバリッドビットメモリ部と称す）であり、ブロックバ
リッドビットＶを保持する。このブロックバリッドピッ
トメモリ部２には上記ディレクトリメモリｌと同じアド
レス１０１　　（即ちディレクトリメモリ１もブロック
バリッドピットメモリ部２と同様に１６バイトアドレス
に対して１データであるため）が供給される。３及び４
はそれぞれバッファゲートであり、ディレクトリメモリ
ｌとブロックバリッドピットメモリ部２の書き込み時に
アクティブとなる信号１０３により出力イネーブルとな
り、ディレクトリメモリ１とブロックバリッドピットメ
モリ部２の書き換えデータを出力する。５は比較器であ
り、ディレクトリメモリ！の出力データ１０４と主メモ
リアドレスの下位部（１０Ｂ）を比較して、一致をみた
とき出力１１３をアクティブにする。６及び７はライト
ゾーン信号１０８〜Ｉｌｌとメモリライトのデータ送出
タイミング信号１１２の論理積をとり、ゲー）１１に供
給される条件信号１０２をアクティブとするゲートであ
る。８はメモリアクセス時にタグマツチしたこととブロ
ックバリッドビットがセットしていることの論理積をと
り、ゲー）１１に供給される条件信号１１４をアクティ
ブとするゲートである。９はラインバリッドビットメモ
リ部を構成するＲＡＭ　（以下ラインバリッドビットメ
モリ部と称す）であり、ラインバリッドビット！、■を
保持する。このラインバリッドピットメモリ部９に供給
されるアドレス信号１１５は第４図に示すアドレスＣＡ
部の下位２ビツトが無いアドレスデータである。１０は
バッファゲートであり、ラインバリッドピットメモリ部
９の書き込み時にアクティブとなる信号ｌ１８により出
力イネーブルとなり、ラインバリッドピットメモリ部９
の書き換えデータを出力する。１１はゲート８の出力信
号１１４とゲート７の出力信号１０２がアクティブで、
かつラインバリッドピットメモリ部９の出力１１７がイ
ンアクティブであることの論理積をとり、出力１１９を
アクティブとするゲートである。１２はゲー）Ｉｔの出
力１１９　、及び他のキャッシュメモリ書き込み信号１
２１　、１２２等の論理和をとり、出力１２０をアクテ
ィブとするゲートである。１３はキャッシュワードメモ
リを構成するＲＡＭ　（以下キャッシュワードメモリと
称す）であり、ゲート１２の出力１２０がアクティブに
なることによりライトイネーブル状態となり、バスデー
タ１２３が書き込まれる。このキャッシュワードメモリ
１３にはラインバリッドピットメモリ部９と同じアドレ
ス１１５（即ちラインバリッドピットメモリ部９もキャ
ッシュワードメモリ１３と同様に４バイトアドレスに対
して１データであるため）が供給される。

第２図（ａ）乃至（ｅ）はそれぞれ上記尖施例の動作を
説明するための図であり、図中、Ｐは中央処理装置（以
下プロセッサと称す）、ＣＡはキャッシュメモリ、ＭＭ
は主メモリ、ＭＡは主メモリアドレス、ＣＡはキャッシ
ュメモリアドレス、■はブロックバリッドビット、ＬＶ
はラインバリッドビットを示す。

ここで上記第１図及び第２図を参照して本発明の一実施
例に於ける動作を説明する。

まずリードミスヒツトによる１語リードの動作を第２図
（ａ）を参照して説明する。

主メモリアドレスＭＡに対するキャッシュメモリアドレ
スＣＡであるアドレス信号１０１により、ディレクトリ
メモリｌをアクセスし、出力したタグデータ１０４と主
メモリアドレスＭＡのタグ部（ＭＡ）であるアドレス信
号１０８を比較器５で比較する。ここでは未だ一致をみ
ないから、主メモリＭＭよりバス１２３を通してプロセ
ッサＰにデータ１語をロードするとともに、アドレス信
号１１５によりアドレスされたキャッシュワードメモリ
１３にデータ１語をロードする。そして制御信号１０３
゜■８をアクティブにし、ディレクトリメモリｌにタグ
データ（ＭＡ）を信号線１０４を介して書き込み、ブロ
ックバリッドビットメモリ部２のブロックバリッドビッ
トＶＬをセットし、ラインバリッドピットメモリ部９の
ラインバリッドビットＬＶに主メモリＭＭから読み出し
た語に対するビットをセットする。

次に、その後、主メモリアドレスＭ　Ａ　＋４　ＩＩを
ゾーンビットがすべてセットした状態でメモリライトし
た場合を第１図（ｂ）に示す。

このメモリアドレスＭＡ＋４Ｈに対し、ディレクトリメ
モリｌの出力１０４とアドレスのタグ部（ＭＡ）は一致
し、かつブロックバリッドピットメモリ部２の出力１０
５はアクティブとなっているので、ゲート（アンドゲー
ト）８の出力１１４はアクティブとなる。又、メモリラ
イト時のデータがバス１２３でバリッドになるタイミン
グ信号１１２とゾーンビットを表す信号１０８〜１１１
がすべてアクティブとなることからゲート（アンドゲー
ト）６゜７の出力がアクティブとなる。加えてアドレス
ＭＡ＋４Ｈ（ＣＡ＋４Ｈ）に対するラインバリッドビッ
ト１１７がインアクティブであるからゲート（アンドゲ
ート）目とゲート（オアゲート）１２の出力をアクティ
ブとして、主メモリＭＭにデータを書くのと同時にキャ
ッシュワードメモリ１３にライトデータを書き込む。そ
して信号１１ｇをアクティブとしてアドレスＭＡ＋４１
１　　（ＣＡ＋４１１）に対するラインバリッドビット
ＬＶをセットする。

次にゾーンビットがすべてセットしないで主メモリアド
レスＭ　Ａ　＋　８１＋をライトした場合を恥１図（ｃ
）に示す。

この場合は前例の説明と同じようにタグ部の−致とブロ
ックバリッドビット等の条件は揃っているがゾーンビッ
トを表す信号１０８〜１１１がすべてはアクティブはな
っていないため、キャッシュワードメモリ１３にはデー
タが書かれず、主メモリＭＭのみに書かれることとなる
。

その後、主メモリアドレスＭＡ＋４Ｈでメモリリードし
た場合を第１図（ｄ）に示す。

ここではプロセッーサＰより出力されたアドレスに対し
キャッシュはヒツトするので主メモリＭＭまでアクセス
に行かないで、キャッシュワードメモリ１３よりデータ
を読み出す。

第１図（ｅ）に主メモリＭＭアドレスＭＡ＋８１１をリ
ードした場合を示す。この動作はラインバリッドビット
１．Ｖがセットしていないためリードミスヒツト動作と
なる。

このように、メモリライト時に、アドレスのタグ部が一
致し、ブロックバリッドビットＶがセットしている状態
下では、ラインバリッドビットＬＶがリセットしていて
もライトゾーンビットがセットしていたらキャッシュメ
モリライトを実行する機能を実現したことにより、主メ
モリライト時に、完全にキャツシュヒツトしてなくても
、キャッシュディレクトリ及びバリッドピットの状態や
ライトゾーンの条件によってはキャッシュライトが可能
となり、これにより主メモリリード特のキャツシュヒツ
ト率が向上する。

［発明の効果］ 以上詳記したように本発明によれば、キャッシュリード
ミスヒツト時にブロックロードは行なわず、リードアド
レスに対する１語だけを主メモリから読み出してＣＰＵ
とキャッシュメモリに書き込み、制御情報としてキャッ
シュディレクトリにタグを書き込み、ブロック全体の第
１バリッドビットと、ブロック中の該当する語に対する
第２バリッドビットをセットする方式をと−リ、かつメ
モリライトスルー時は１語中の有効データを示すゾーン
ビットを用いてデータライトするキャッシュメモリに於
いて、メモリライト時のゾーンビットをチェックする回
路と、ライトアドレスに対するタグマツチと第１バリッ
ドビットのセット及び第２バリッドビットのリセットを
検出する回路と、同回路の検出出力によりキャッシュメ
モリのライト信号を出力する回路とを有し、メモリライ
ト時に、キャツシュヒツトしなくとも、タグがマツチし
、第１バリッドビットがセットし、かつライトゾーンビ
ットがセットしていればキャッシュメモリにライトデー
タを書き込む構成としたことにより、主メモリライトｎ
、シに完全にキャツシュヒツトしてなくてもキャッシュ
ディレクトリ及びバリッドビットの状態やライトゾーン
の条件によってはキャッシュライトが可能となり、これ
により主メモリリード時のキャツシュヒツト率を向上で
きる。

【図面の簡単な説明】

突１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図、第２図（ａ）乃至（ｅ）はそれぞれ上記実施
例の動作を説明するための図、第３図（ａ）乃至（ｃ）
はそれぞれ従来技術に於けるメモリアクセス動作を説明
するための図、第４図はメモリアドレスとキャッシュロ
ウアドレスの関係を示す図である。 ｌ・・・ＲＡＭ　（ディレクトリメモリ）　２・・・Ｒ
ＡＭ　（ブロックバリッドビットメモリ部）、３゜４、
ＩＯ・・・バッファゲート、５・・・比較器、６，７゜
８．１■・・・ゲート（論理積ゲート）、９・・・ＲＡ
Ｍ（ラインバリッドビットメモリ部）、１２・・・ゲー
ト（論理和ゲート）、１３・・・ＲＡＭ　（キャッシュ
ワードメモリ）、Ｐ・・・中央処理袋Ｒ（プロセッサ）
、ＣＡ・・・キャッシュメモリ、ＭＭ・・・主メモリ、
ＭＡ・・・主メモリアドレス、ＣＡ・・・キャッシュメ
モリアドレス、■・・・ブロックバリッドビット、Ｌｖ
・・・ラインバリッドビット。

Claims (1)

【特許請求の範囲】
1. キャッシュリードミスヒット時にブロックロードは行な
   わず、リードアドレスに対する１語だけを主メモリから
   読み出してＣＰＵとキャッシュメモリに書き込み、制御
   情報としてキャッシュディレクトリにタグを書き込み、
   ブロック全体の第１バリッドビットと、ブロック中の該
   当する語に対する第２バリッドビットをセットする方式
   をとり、かつメモリライトスルー時は１語中の有効デー
   タを示すゾーンビットを用いてデータライトするキャッ
   シュメモリに於いて、メモリライト時のゾーンビットを
   チェックする回路と、ライトアドレスに対するタグマッ
   チと第１バリッドビットのセット及び第２バリッドビッ
   トのリセットを検出する回路と、同回路の検出出力によ
   りキャッシュメモリのライト信号を出力する回路とを具
   備し、メモリライト時に、キャッシュヒットしなくとも
   、タグがマッチし、第１バリッドビットがセットし、か
   つライトゾーンビットがセットしていればキャッシュメ
   モリにライトデータを書き込むことを特徴とするキャッ
   シュメモリデータライト方式。