JPH03261000A - ウェーハメモリの欠陥救済方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ウェーハ上に列数Ｎのチップが搭載されているウェーハ
メモリにおける欠陥救済方式に関し、任意の位置に存在
する不良チップを効率よく救済して、多ビットのウェー
ハメモリを構成することを目的とし、 チップ上にチップ番号を認識する識別子（チップＴＤ）
を格納するレジスタ（ＩＤ−１’１ＥＧ）と、該チップ
に供給されるチップ番号と、上記識別子（チップＩＤ）
の一致を検出する比較回路と、Ｍ木の入出力データ線（
Ｄ０〜）の何れに接続するかの情報を格納するレジスタ
（ＤＡＴＡ　ＳＥＬ　ＲＥＧ）を具備し、上記列ごとに
独立したチップ番号配線（ＩＤ）とＮＸＭ木の入出力デ
ータ線（ＤＯ〜〉の入出力配線を行ったウェーハメモリ
と、ＮＸＭ組の入出力データ線（Ｄ。

〜）はＹ組（ＮＸＭ＞Ｙ）の入出力線（Ｂ０〜）の何れ
にも接続可能で、該ＮＸＭ組の入出力データ線（Ｄ０〜
）からＹＭｉのデータを取り出すか、或いは、Ｙ組の入
力データをＮＸＭ組の入出力データ線（Ｄ０〜）の何れ
にも接続するセレクタ回路（ＳＥＬ〉と、該アクセスさ
れるチップ番号に対応して、チップ識別子（チップＩＤ
）と、ＮＸＭ組の入出力データ線（Ｄ０〜）番号の組を
Ｙ組を単位として、上記ウェーハメモリ上の有効チップ
数に対応した数Ｋ　（Ｙ×Ｋ−有効チップ数）だけ格納
する記憶回路（ＲＯＭ）と、該記憶回路（ＲＯＭ）から
読み出されたチップ識別子（チップＩＤ）と、同時に読
み出される入出力データ線（Ｄ０〜）の番号情報とによ
り、対応する列のチ・ノブ番号（ＩＤ）配線と、上記セ
レクタ回路（ＳＥＬ）　とを付勢するチップ識別子出力
回路とを設け、上記チップ識別子出力回路からの選択情
報によりアクセスされるセレクタ回路（ＳＥＬ）により
、異なるデータ線（Ｄ０〜）に接続されるＹ個のチップ
の組み合わせで、咳ウェーハメモリをＹビット×Ｋチッ
プのメモリとして使用できるように構成する。

［産業上の利用分野〕 本発明は、ウェーハ上に列数Ｎのチップが搭載されてい
るウェーハメモリにおける欠陥救済方式最近の半導体技
術の著しい進歩により、ウェーハ上に搭載されている複
数個のチップを接続して、チップの容量、例えば、１ピ
ツ）Ｘ１Ｍ語の複数倍の大容量の半導体メモリを構威し
、例えば、高速のファイル記憶装置を構築することが行
われる。

一般に、該ウェーハ上に搭載されているチ・ンプは、ウ
ェーハの製造技術上の問題から、何個かの欠陥チップが
存在する為、該欠陥チップを除いて上記のような大容量
メモリを構築するが、この場合、良品のチップを効率良
く使用して、且つ、多ビツトメモリの場合にも適用でき
るウェーハメモリの欠陥救済方式が必要とされる。

［従来の技術と発明が解決しようとする課題〕第２図は
、従来のウェーハメモリの欠陥救済方式を説明する図で
ある。

従来ウェーハメモリ１の欠陥救済技術として、−船釣に
知られている方式としては、本図において、点線で示し
たような、スパイラルネッ１−ワークがある。

この方式は、チップ２ａ、又は、２ｂの内部にデータの
接続方向を自由に変えるためのネットワーク回路（○印
で模式的に示ず：例えば、４方向のスイッチ回路）を具
備し、本図に示す様に欠陥チップ２ａ（×印で示す）の
状態に応じて、該欠陥チップ２ａを迂回し、良品チップ
２ｂを選択・接続していく方式である。

然し、この方式は、ウェーハメモリ　１のアクセスビッ
ト数が１ビツト等、非常に少ない時に有効な方式である
。

多ビットでアクセスする方式としては、スパイラルネッ
トワークの数を増やすことが考えられるが、これは欠陥
の状況にもよるが、データの接続（即ち、上記スパイラ
ルネットワーク接続）がうまく出来ず良品チップを効率
良く使いきれない場合が多々出てくる。

又、１チツプを４ビツトや８ビツトの構成のＲＡＭを使
用することにより、１本のスパイラルでアクセス出来る
ビット数を増やす方式も考えられるが、上記ネットワー
ク回路（上記、スイッチ回路）の物量が増加し、該ネッ
トワーク回路自体に欠陥が生じる割合が増えるため、あ
まり得策とはならない。

ウェーハメモリ　１の欠陥救済技術としては、この他に
色々な方式が提案されているが、多ビツト動作に向いて
おり、且つ、効率の良い救済手法は今まで無いのが現状
であった。

本発明は上記従来の欠点に鑑み、ウェーハ上に列数Ｎの
チップが搭載されているウェーハメモリにおいて、任意
の位置に存在する不良チップを効率よく回避して、多ビ
ットのウェーハメモリを容易に構成することができるウ
ェーハメモリの欠陥救済方式を提供することを目的とす
るものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成したウェーハメモリの
欠陥救済方式によって解決される。

ウェーハ上に列数Ｎのチップが搭載されているウェーハ
メモリにおいて、 チップ上にチップ番号を認識する識別子（チップＩＤ）
を格納するレジスタ（ＩＤ−ＲＥＧ）と、該チップに供
給されるチップ番号と、上記識別子（チップＩＤ）の一
致を検出する比較回路と、０本のデータ線（Ｄ０〜）の
何れに接続するかの情報を格納するレジスタ（ＤＡＴＡ
　ＳＥＬ　ＰＥＧ）を具備し、上記列ごとに独立したチ
ップ番号配線（ＩＤ）とＮＸＭ本のデータ線（Ｄ０〜）
の入出力配線を行ったウェーハメモリと、 ＮＸＭ組の入出力データ線（Ｄ０〜）はＹ組（ＮＸＭ＞
Ｙ）の入出力線（Ｂ０〜）の何れにも選択的に接続して
、該ＮＸＭ組の入出力データ線（Ｄ０〜）からＹ組のデ
ータを取り出すか、或いは、Ｙ組の入力データをＮＸＭ
組の入出力データ線（Ｄ０〜）の何れにも接続するセレ
クタ回路（ＳＥＬ）　と、該アクセスされるチップ番号
に対応して、チップ識別子（チップＩＤ）と、ＮＸＭ組
の入出力データ線（Ｄ０〜）番号の組をＹ組を単位とし
て、上記ウェーハメモリ上の有効チップ数（Ｙ×Ｋ個）
に対応したに個だけ格納する記憶回路と、該記憶回路か
ら読み出されたチップ識別子（チップＩＤ）と、同時に
読み出される入出力データ線（Ｄ０〜）の番号情報とに
より、対応する列のチップ番号（ＩＤ）配線と、セレク
タ回路（ＳＥＬ）　とを付勢するチップ識別子出力回路
と、 を設け、上記チップ識別子出力回路かちの選択情報によ
りアクセスされるセレクタ回路により、異なる入出力デ
ータ線（Ｄ０〜）に接続されるＹ個のチップの組み合わ
せで、該ウェーハメモリをＹビット×Ｋチップのメモリ
として使用するように構成する。

〔作用〕

即ち、本発明によれば、ウェーハ上に列数Ｎ（＝３）の
チップが搭載されているウェーハメモリにおいて、チッ
プ上にチップ番号を認識する識別子（チップＩＤ）を格
納するレジスタ（ＩＤ−ＲＥＧ）と、該チップに供給さ
れるチップ番号と、上記識別子（チップ■Ｄ）の一致を
検出する比較回路と、Ｍ（・２）本のデータ線（Ｄｏ、
Ｄｌ、〜）の何れに接続するかの情報を格納するレジス
タ（ＤＡＴ、Ａ　ＳＥＬ　ＲＥＧ）をＪｉ４１１し、上
記列ごとに独立したチップ番号配線（ＩＤ）とＮ　Ｘ　
Ｍ　（３ｘ２＝６）本のデータ線（ＤＯ−０５）　ノ入
出カ配線を行っておき、良品チップをどのような構成で
使用するかを定める情報、例えば、チップ識別子（チッ
プＩＤ）と、データ線（Ｄ０〜）との組データをＹ（・
３）ビット分を単位として、ウェーハメモリ上の有効チ
ップ数に対応する数、即ち、Ｙ×Ｋ−有効チップ数（＝
１５）となるようなＫ　（＝５）個分のデータを、例え
ば、読み取り専用メモリ（ＲＯＭ）に格納しておき、該
読み取り専用メモリ（ＲＯＭ）からの読み出しデータ（
即ち、チンプＩＤ、入出カデータ線番号（ＤＯ〜Ｄ５）
）に基づいて、任意のチップを選択し、予め、定められ
ているビット位置の入出力線（Ｂ０〜）に接続できるよ
うにしたものである。

従って、ウェーハメモリ上の任意の位置に欠陥０ チップが生しているウェーハメモリを効率よく、且つ、
各チップが１ビツト構成のものでも、多ビット　（例え
ば、■・３ビツト）の構成でアクセスできるＹ　（−３
）ビットＸ　Ｋ　（＝５）チップのウェーハメモリを構
築することができる効果がある。

［実施例〕 以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であって、（ａ）
　は全体の構成例を示し、（ｂ）は各チップ内での構成
例を示し、（ｃ）は読み取り専用メモリ（ＲＯＭ）内の
情報例を示し、（ｄｌ）　、　（ａ２）はウェーハメモ
リ上に存在する良品チップの使用例を示しており、各メ
モリチップ２内に、チップ番号を認識する識別子（チッ
プＴＤ）を格納するレジスタ（ＩＤ−ＲＥＧ）　２０と
、該チップに供給されるチップ番号と、上記識別子（チ
ップＩＯ）の一致を検出する比較回路２２と、Ｍ本、例
えば、２本の入出力データ線（ＤＯｌＤｌ　　〜）の何
れに接続するかの情報を格納するレジスタ（ＤＡＴＡ　
ＳＢＬ　ＲＥＧ）　２１　とを備えると共に、各メモリ
チップ２からの上記入出力データ線（Ｄ０〜）を、例え
ば、３個の入出力線（ＢＯ−８２）に切り替えて出力す
るセレクタ（ＳＥＬ）　５を備えて、読み出し専用メモ
リ（ＲＯＭ）　３に格納されている情報に基づいて、上
記レジスタ（ＩＤ−ＲＥＧ）　２０と、比較回路２２と
、レジスタ（ＤＡＴＡ　ＳＥＬ　ＲＥＧ）　２１　とに
より、任意のチップを選択し、該選択されたチップから
の入出力データ線（Ｄ０〜）を、上記セレクタ（ＳＥＬ
）５によって、予め、定められているビット位置の入出
力データ線（Ｂ０〜）に接続する手段が本発明を実施す
るのに必要な手段である。尚、企図を通して同じ符号は
同じ対象物を示している。

以下、第１図によって、本発明のウェーハメモリの欠陥
救済方式を説明する。

第１図（ａ）において、１はウェーハメモリであり、メ
モリチップ２が３列に２０個搭載された例である。本実
施例においては、このウェーハメモリ　１を３ビツトメ
モリとして動作させる場合について述べる。

先ず、入出力データ線（ＤＯ〜Ｄ５）は、各メモリチッ
プ２の列（列１〜列３）毎に、２本づつの組で配線され
ており、その入出力データ線（Ｄｏ〜Ｄ５）はセレクタ
回路（ＳＥＬ）　５を介して出力データ線ＢＯ〜Ｂ２の
いずれにも入出力出来るように構成する。

各メモリチップ２には、第１図（ｂ）に示すように、Ｉ
ｎ−１７ＥＧ　２０と、ＩＩＡＴＩＩ　ＳＥＩ、　ＲＥ
Ｇ　２１があり、ＩＩＩ−ＲＥＧ　２０にはチップＩＤ
が、ＤＡＴＡ　ＳＥＬ　ＲＥＧ　２１には各メモリチッ
プ２に配線されている２本の入出力データ線（Ｄｏ、Ｄ
Ｉと、　Ｄ２．　Ｄ３と、Ｄ４．Ｄ５）のいずれとデー
タの入出力を行うかを選択する情報がセットされる。

又、各メモリチップ２にチップＩＤを供給するためのＩ
Ｄ線（ＩＤＯ〜ＩＤ２）は列ごとに配線されている。

該ＩＤ線に供給されるチップＴＤ　と１０−Ｒ［！Ｇ　
２０の内容が一致した場合、該メモリチップ２内のメモ
リ素子（以下、ＲＡＭという）が起動される。

上記ＤＡＴＡ　ＳＥＬ　ＲＥＧ　２１には１　＋、又は
、“Ｏｌ　がセットされ、（ｂ）図の例では０゛でＤｏ
側、°ｌ”でＤＩ側がそれぞれ選択される。

例えば、読み取り専用メモリ　（以下、ＲＯＭという）
３には、入力されるチップアドレス（ここでは、チップ
番号という）に対応して、（ｃ）図に示す情報が格納さ
れている。

該（ｃ）図の例では、データ線Ｄｏに接続されている列
１のメモリチップ２で、ＩＤ−ＲＥＧ　２０に“１゛が
セットされているチップがアクセスされ、読み出し動作
の場合は、その読み出しデータがセレクタ（ＳＥＬ）　
５を介して入出力線ＢＯに出力されることを意味する。

同様に入出力データ線Ｂ１にはデータ線Ｄ２に接続され
た列２で、１Ｏ−ＲＥＧ　２０がやはり　°１′にセッ
トされているメモリチップからの読み出しデータが出力
される。　（以下、略）第１図（ａ）における４は１２
×Ｍから読みだされた情報をもとに、チップＩＤをＩＤ
線（ＩＤＯ〜ＩＤ２）に出力し、更に、データ線（ＤＯ
〜Ｄ５）を入出力線（ＢＯ〜Ｂ２）の何れに出力するか
（その逆も有り）を選択するセレクタ回路（ＳＥＬ）　
５の選択信号を出力するチップ識別子出力回路（以下、
制御回路という）である。

３ ４ さて、以上の様に制御されるウェーハメモリ　１におい
て、欠陥チップの位置が任意に存在する場合、いかに効
率良く使用するかを（ｄｉ）と、　（ｄ２）図を用いて
説明する。

（ｄｌ）図において、×印のついたチップＮｏ、■、■
、■、■、＠は欠陥が生しているため、使用出来ないと
する。残り１５個のメモリチップ２を３ビツト構成で無
駄なく使用するためには、５×３ビツトの形でアクセス
出来るようにする必要がある。

該（ｄｌ）図におけるＯ−Ｏで示される数字の内、前半
の数字はアクセスされる順序を示し、最初のチップアド
レスに対してはチップ■、■、■がアクセスされ、チッ
プアドレスが＋１されるとチップ■、■、■がアクセス
されることを意味する。

後半の数字はビットＮｏを示し、（ａ）図における入出
力線ＢＯ〜Ｂ２に対応する。

このように１５個のメモリチップをアクセスすることに
より、この場合は１チツプの無駄も無く使用することが
できる。

この為に、各メモリチップ２の上記ＩＤ−ＲＥＧ　２０
と、　ＤＡＴＡ　ＳＥＬ　ＲＥＧ　２１には、（ｄ２）
図に示す様な値をセットしておく。例えば、アクセス順
序が３番目であるチップ［相］、■、［相］のｊＤ−Ｒ
ＥＧ　１０には３がセットされ、前述の制御回路４から
送られてきたチップＩＤが３゛の値になった時に動作を
行う。

更に、ＤＡＴＡ　ＳＥＬ　ＲＥＧ　１１　ニは順ニ’０
’、’１’、’０’がセットされているため、データは
、それぞれ、入出力データ線Ｄ２．Ｄ３．Ｄ４を介して
読み書きされる。

この場合、ＤＡＴＡ　ＳＥＬ　ＲＥＧ　１１には、（ｃ
）図に示し又は、Ｄ２．Ｄ３．又は、Ｄ４．Ｄ５）の何
れを選択するかの情報、即ち、“０’　、　’１’　に
変換されて設定されている。上記（７）　１Ｏ−ＲＥＧ
　２０．及び、ＤＡＴＡ　ＳＥＬ　ＲＥＧ　２１へのデ
ータセットは、例えば、公知のシリアルスキャン方式に
よって行われる。

従って、最初、１７×Ｍ　３から第１図（ｄｉ）　、　
（ｄ２）によって定まるＹ　（＝３）組のデータｒｏ−
ＩＪ　　ｒ２１」　「４−１」が読み出されると、制御
回路４においては、ウェーハメモリ　１の各ＩＤ線（Ｉ
ＤＯ−ＩＤ２）に対して、チップＩＤ・１が出力される
。

本発明のＩＤ−ＲＥＧ　２０．ＤＡＴＡ　ＳＥＬ　ＲＥ
Ｇ　２１には、（ｄ２）に示されているデータが予め設
定されているので、該ウェーハメモリ　１の各列におい
て、上記ＩＤ−ＲＥＧ　２０にチップＩＤ（＝１）が設
定されているメモリチップ２のみが選択され、それぞれ
のチップでの入出力データ線の内、ＤＯ，Ｄ２．Ｄ４に
読み出しデータが出力される。

一方、上記制御回路４からはセレクタ回路（ＳＥＬ）　
５に対して、入出力データ線（Ｄｏ−０５）の内から、
それぞれ、入出力線（ＢＯ〜Ｂ２）の何れに出力するか
を指示する選択情報、具体的には、上記「ＤｏＪ　　Ｉ
Ｄ２」ｒＤ４Ｊを選択する情報が各セレクタ回路（ＳＥ
Ｌ）　５に送出される。

この結果、入出力線ＢＯには、入出力データ線Ｄｏが、
入出力線Ｂ１には、入出力データ線Ｄ２が、入出力線Ｂ
２には、入出力データ線Ｄ４が出力される。

以下、同じようにして、Ｙ（・５）Ｍｉのデータが、Ｒ
ＯＭ　３から読み出される毎に、該チップ内アドレスが
与えられて、該当チップ２の当該アドレスのビット位置
に対してアクセスが行われる。

こうして、欠陥チップを除いた良品チップで、例えば、
３ビツト×５チツプのメモリが構築できる。

このように、本発明は、ウェーハ上に列数Ｎのチップが
搭載されているウェーハメモリにおける欠陥チップを回
避するのに、各メモリチップ２内に、チップ番号を認識
する識別子（チップＩＤ）を格納するレジスタ（ＩＤ−
ＲＥＧ）　２０と、該チップに供給されるチップ番号と
、上記識別子（チップＩＤ）の一致を検出する比較回路
２２と、Ｍ本の入出カデータ線（Ｄ０〜）の何れに接続
するかの情報を格納すルレジスタ（ＤＡＴＡ　ＳＥＬ　
ＲＥＧ）　２１　とを備えると共に、各メモリチップ２
からの上記入出カデータ線（Ｄ０〜）を、例えば、３個
の入出力線（ＢＯ−８３）に切り替えて出力するセレク
タ回路（ＳＥＬ）　５を備えて、読み出し専用メモリ（
ＲＯＭ）　３に格納されている情報に基づいて、上記レ
ジスタ（ＩＤ−ＲＥＧ）２０と、比較回路１２と、レジ
スタ（ＤＡＴＡ　ＳＥＬ　ＲＥ７ ８ Ｇ）２１　とにより、任意のチップを選択し、該選択さ
れたチップからの入出力データ線（Ｄ０〜）の情報を、
上記セレクタ回路（ＳＥＬ）　５によって、予め、定め
られているビット位置の入出力線（Ｂ０〜）に接続する
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、ウェーハメモリの欠陥救
済方式は、チップ上にチップ番号を認識する識別子（チ
ップＩＤ）を格納するレジスタ（ＩＤＲＥＧ）と、該チ
ップに供給されるチップ番号と、上記識別子（チップＩ
Ｄ）の一致を検出する比較回路と、Ｍ木のデータ線（Ｄ
０〜）の何れに接続するかの情報を格納するレジスタ（
ＤＡＴＡ　ＳＥＬ　ＲＥＧ）を具備し、上記列ごとに独
立したチップ番号配線（ＩＤ）とＮＸＭ本の入出力デー
タ線（Ｄ０〜）の入出力配線を行ったウェーハメモリと
、ＮＸＭＭｉの入出力データ線（Ｄ０〜）はＹ組（ＮＸ
Ｍ＞Ｙ）の入出力線（Ｂ０〜）の何れにも接続可能で、
該ＮＸＭ組の入出力データ線（Ｄ０〜）からＹ組のデー
タを取り出すか、或いは、Ｙ組の入力データをＮＸＭ組
の入出力データ線（Ｄ０〜）の何れにも接続するセレク
タ回路（ＳＥＬ）　と、該アクセスされるチップ番号に
対応して、チップ識別子（チップＩＤ）と、ＮＸＭ組の
データ線（Ｄ０〜）番号の組をＹＭｉを単位として、上
記ウェーハメモリ上の有効チップ数に対応した数Ｋ　（
Ｙ×Ｋ＝有効チップ数）だけ格納する記憶回路（ＲＯＭ
）と、該記憶回路（ＲＯＭ）から読み出されたチップ識
別子（チップＩＤ）と、同時に読み出されるデータ線番
号情報とにより、対応する列のチップ番号（ＩＤ）配線
と、セレクタ回路（ＳＥＬ）を付勢するチップ識別子出
力回路（制御回路）とを設け、上記セレクタ回路（ＳＥ
Ｌ）により、異なるデータ線（Ｄ０〜）に接続されるＹ
個のチップの組み合わせで、８亥ウエーハメモリをＹビ
ン）×Ｋチップのメモリとして使用できるようにしたも
のであるので、本発明を用いれば、任意の位置に欠陥が
生じているウェーハメモリを最も効率良く使用し、且つ
、各チップが１ビツト構成のものであっても、多ビット
、例えば、３ビツトの構成でアクセスできるウェーハメ
モリを構築することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図 第２図は従来のウェーハメモリの欠陥救済方式を説明す
る図 である。 図面において、 ｌはウェーハメモリ、　２はメモリチップ。 ２０はＴＤ−ＲＥＧ、　　　　　　２１はＤＡＴＡ　Ｓ
ＥＬ　ＲＥＧ。 ２２は比較器 ３は読み出し専用メモリ（ＲＯＭ） ４はチップ識別子出力回路（制御回路）。 ５はセレクタ回路（ＳＥＬ）　。 ＩＤＯ〜ＩＤ２はＩＤ線。 Ｄｏ−０５は入出力データ線 ＢＯ−８３は入出力線。 １ （ｄｌ） 本発明の一実施例を示した図 第 図 （その３） （ｄ２） 本発明の一実施例を示した図 第 図 （その４）

Claims (1)

1. 【特許請求の範囲】 ウェーハ上に列数Ｎのチップ（２）が搭載されているウ
   ェーハメモリ（１）において、 チップ（２）上にチップ番号を認識する識別子（チップ
   ＩＤ）を格納するレジスタ（ＩＤ−ＲＥＧ）（２０）と
   、該チップ（２）に供給されるチップ番号と、上記識別
   子（チップＩＤ）の一致を検出する比較回路（２２）と
   、 Ｍ本のデータ線（Ｄ０〜）の何れに接続するかの情報を
   格納するレジスタ（ＤＡＴＡＳＥＬＲＥＧ）（２１）を
   具備し、 上記列ごとに独立したチップ番号配線（ＩＤ）とＮ×Ｍ
   本のデータ線（Ｄ０〜）の入出力配線を行ったウェーハ
   メモリ（１）と、 ＮＸＭ組の入出力データ線（Ｄ０〜）はＹ組（Ｎ×Ｍ＞
   Ｙ）の入出力線（Ｂ０〜）の何れにも選択的に接続して
   、該Ｎ×Ｍ組の入出力データ線（Ｄ０〜）からＹ組のデ
   ータを取り出すか、或いは、Ｙ組の入力データをＮ×Ｍ
   組の入出力データ線（Ｄ０〜）の何れにも接続するセレ
   クタ回路（ＳＥＬ）（５）と、該アクセスされるチップ
   番号に対応して、チップ識別子（チップＩＤ）と、Ｎ×
   Ｍ組の入出力データ線（Ｄ０〜）番号の組をＹ組を単位
   として、上記ウェーハメモリ上の有効チップ数（Ｙ×Ｋ
   個）に対応したＫ個だけ格納する記憶回路（３）と、該
   記憶回路（３）から読み出されたチップ識別子（チップ
   ＩＤ）と、同時に読み出される入出力データ線（Ｄ０〜
   ）の番号情報（ＤＡＴＡＮｏ．）とにより、対応する列
   のチップ番号（ＩＤ）配線と、上記セレクタ回路（ＳＥ
   Ｌ）（５）とを付勢するチップ識別子出力回路（４）と
   、 を設け、上記チップ識別子出力回路（４）からの選択情
   報によりアクセスされるセレクタ回路（ＳＥＬ）（５）
   により、異なる入出力データ線（Ｄ０〜）に接続される
   Ｙ個のチップの組み合わせで、該ウェーハメモリ（１）
   をＹビット×Ｋチップのメモリとして使用することを特
   徴としたウェーハメモリの欠陥救済方式。