JPH04141746A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04141746A JPH04141746A JP2265743A JP26574390A JPH04141746A JP H04141746 A JPH04141746 A JP H04141746A JP 2265743 A JP2265743 A JP 2265743A JP 26574390 A JP26574390 A JP 26574390A JP H04141746 A JPH04141746 A JP H04141746A
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- 230000010365 information processing Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 238000011423 initialization method Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は検査及び初期設定の方法としてスキャン方式を
用いた情報処理装置に関し、特にシフトパスが複数の部
分シフトパスから構成され、かつ複数の部分シフトパス
がバイパス機能を有する情報処理装置に関する。
用いた情報処理装置に関し、特にシフトパスが複数の部
分シフトパスから構成され、かつ複数の部分シフトパス
がバイパス機能を有する情報処理装置に関する。
順序回路を含む情報処理装置において、使用される検査
及び初期設定方式として、通常動作用の回路の他に、装
置内のフリップフロップを直列に接続してシフトレジス
タとして動作するシフトパスを設けて、任意のデータの
書込みと読出しを可能にするスキャン方式がある。シフ
トパスの長さは装置の回路規模にほぼ比例して増大する
為、装置の大規模化により、スキャン方式の検査及び初
期設定に要する時間は増加する。また、特定のレジスタ
について高速の読み書きを必要とする場合、他ルタスタ
を連ねた部分シフトパスにバイパス機能を設けてシフト
パスから除くことで、シフトハスの長さを縮める方法が
ある。この種のシフトパスの構成制御は、バイパス機能
を有する部分シフトパス毎にバイパス選択信号を装置外
から与えて行なっていた。
及び初期設定方式として、通常動作用の回路の他に、装
置内のフリップフロップを直列に接続してシフトレジス
タとして動作するシフトパスを設けて、任意のデータの
書込みと読出しを可能にするスキャン方式がある。シフ
トパスの長さは装置の回路規模にほぼ比例して増大する
為、装置の大規模化により、スキャン方式の検査及び初
期設定に要する時間は増加する。また、特定のレジスタ
について高速の読み書きを必要とする場合、他ルタスタ
を連ねた部分シフトパスにバイパス機能を設けてシフト
パスから除くことで、シフトハスの長さを縮める方法が
ある。この種のシフトパスの構成制御は、バイパス機能
を有する部分シフトパス毎にバイパス選択信号を装置外
から与えて行なっていた。
第４図は従来の情報処理装置の一例のブロック図である
。２０−１〜２０−ｎはバイパス機能を有する部分シフ
トパス、２１−１〜２１−ｍはバイパス機能を有しない
部分シフトパスである。全ての部分シフトパスは直列に
接続して１本のシフトハスヲ構成し、データシフトクロ
ック２０１（７）制御で、入力データ信号線２０２から
情報を取込み、シフト出力を出力データ信号線２０３に
送出する。バイパス機能を有する部分シフトハス２〇−
１〜２０−ｎには、それぞれバイパス選択信号！２０４
−１〜２０４−ｎか接続されこれらの信号線で供給され
る制御信号でシフトパスの構成が制御される。
。２０−１〜２０−ｎはバイパス機能を有する部分シフ
トパス、２１−１〜２１−ｍはバイパス機能を有しない
部分シフトパスである。全ての部分シフトパスは直列に
接続して１本のシフトハスヲ構成し、データシフトクロ
ック２０１（７）制御で、入力データ信号線２０２から
情報を取込み、シフト出力を出力データ信号線２０３に
送出する。バイパス機能を有する部分シフトハス２〇−
１〜２０−ｎには、それぞれバイパス選択信号！２０４
−１〜２０４−ｎか接続されこれらの信号線で供給され
る制御信号でシフトパスの構成が制御される。
上述した従来の情報処理装置における／フトパス制御シ
ステムは検査又は初期設定が不要な任意の部分シフトパ
スを除いてシフトパスの長さを短縮するように、シフト
パスの構成制御を行なうので、バイパス機能を有する部
分シフトパス毎に１本のバイパス選択信号を要し、バイ
パスの数が増加すると、多数の制御信号線が必要になる
という欠点がある。
ステムは検査又は初期設定が不要な任意の部分シフトパ
スを除いてシフトパスの長さを短縮するように、シフト
パスの構成制御を行なうので、バイパス機能を有する部
分シフトパス毎に１本のバイパス選択信号を要し、バイ
パスの数が増加すると、多数の制御信号線が必要になる
という欠点がある。
本発明の情報処理装置は、バイパス機能を有する部分シ
フトパスが少なくとも２個含まれるシフトパスと、この
シフトパスを制御するバイパス制御レジスタと、前記シ
フトパスと前記バイパス制御レジスタとのシフト動作で
共用するシフト入力信号線、シフト出力信号線及びシフ
トクロック信号線と、前記シフト動作の対象が前記シフ
トパス及び前記バイパス制御レジスタの何れかであるか
を示すモード信号線と、このモード信号線の指示に従っ
て前記シフトクロック信号線のシフトクロックを前記シ
フトパスまたは前記バイパス制御レジスタの一方に供給
するクロック切換え手段と、前記モード信号線の指示に
従って前記シフトパスまたは前記バイパス制御レジスタ
のシフト出力を前記シフト出力信号線に選択出力するシ
フト出力選択手段とを有する。
フトパスが少なくとも２個含まれるシフトパスと、この
シフトパスを制御するバイパス制御レジスタと、前記シ
フトパスと前記バイパス制御レジスタとのシフト動作で
共用するシフト入力信号線、シフト出力信号線及びシフ
トクロック信号線と、前記シフト動作の対象が前記シフ
トパス及び前記バイパス制御レジスタの何れかであるか
を示すモード信号線と、このモード信号線の指示に従っ
て前記シフトクロック信号線のシフトクロックを前記シ
フトパスまたは前記バイパス制御レジスタの一方に供給
するクロック切換え手段と、前記モード信号線の指示に
従って前記シフトパスまたは前記バイパス制御レジスタ
のシフト出力を前記シフト出力信号線に選択出力するシ
フト出力選択手段とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１個のＬＳＩで構成される論理回路１において、バイパ
ス機能を有する第１の部分ソフトパス１０−１〜１０−
ｎとバイパス機能を有し２ない第２の部分シフトパス１
１−１〜１１−ｍとの全ての部分シフトハスは直列に接
続され１本の７フトパスを構成する。バイパス機能を宵
する第１の部分シフトパス及びバイパス機能を宵しない
第２の部分シフトパスは任意の順番で接続することが可
能であり、それぞれが複数個連続することができる。
ス機能を有する第１の部分ソフトパス１０−１〜１０−
ｎとバイパス機能を有し２ない第２の部分シフトパス１
１−１〜１１−ｍとの全ての部分シフトハスは直列に接
続され１本の７フトパスを構成する。バイパス機能を宵
する第１の部分シフトパス及びバイパス機能を宵しない
第２の部分シフトパスは任意の順番で接続することが可
能であり、それぞれが複数個連続することができる。
バイパス制御レジスタ１２は、第１の部分シフトパスの
数と等しいビット数のシフトレジスタであり、その各ビ
ットの値は第１の部分シフトパス１０−１〜１０−ｎに
バイパス制御信号として出力され、シフトパスの構成を
決定する。
数と等しいビット数のシフトレジスタであり、その各ビ
ットの値は第１の部分シフトパス１０−１〜１０−ｎに
バイパス制御信号として出力され、シフトパスの構成を
決定する。
クロック切換回路１３は、シフトクロック信号線１０３
からシフトクロックを入力し、モード信号線１０４が示
す情報に従ってデータシフトクロック信号線１０５又は
構成情報シフトクロック信号線１０６の何れか一方にシ
フトクロックを送出する。第１と第２の部分シフトパス
１０．１１はデータシフトクロック信号線１０５から供
給されるシフトクロックとデータ入力信号線１０１との
シフト動作によりデータを取込み、シフト出力選択回路
１４に対しシフト信号を出力する。
からシフトクロックを入力し、モード信号線１０４が示
す情報に従ってデータシフトクロック信号線１０５又は
構成情報シフトクロック信号線１０６の何れか一方にシ
フトクロックを送出する。第１と第２の部分シフトパス
１０．１１はデータシフトクロック信号線１０５から供
給されるシフトクロックとデータ入力信号線１０１との
シフト動作によりデータを取込み、シフト出力選択回路
１４に対しシフト信号を出力する。
バイパス制御レジスタ１２は構成情報シフトクロック信
号線１０６から供給されるシフトクロックとデータ入力
信号線１０−１とのシフト動作によりデータを取り込み
、シフト出力選択回路１４に対しシフト信号を出力する
。
号線１０６から供給されるシフトクロックとデータ入力
信号線１０−１とのシフト動作によりデータを取り込み
、シフト出力選択回路１４に対しシフト信号を出力する
。
シフト出力選択回路１４は第１と第２の部分シフトパス
１０．１１又はバイパス制御レジスタ１２のシフト信号
のうち、モード信号線１０４の情報に従ってシフト動作
を行なう信号を入力として選択し、これをデータ出力信
号線１０２に出力する。
１０．１１又はバイパス制御レジスタ１２のシフト信号
のうち、モード信号線１０４の情報に従ってシフト動作
を行なう信号を入力として選択し、これをデータ出力信
号線１０２に出力する。
第２図は本実施例の部分シフトパスを示すブロック図で
あり、バイパス制御信号１０９が論理“１”のとき、デ
ータシフトクロック１０５はクロック制御回路１６を経
由して部分シフトパス１５に与えられ、データ入力信号
線１０７からデータが部分シフトパス１５に取込まれる
。部分シフトパス１５の７フト信号出力はバイパス制御
回路１７で選択され、データ出力信号線１０８に送出さ
れる。
あり、バイパス制御信号１０９が論理“１”のとき、デ
ータシフトクロック１０５はクロック制御回路１６を経
由して部分シフトパス１５に与えられ、データ入力信号
線１０７からデータが部分シフトパス１５に取込まれる
。部分シフトパス１５の７フト信号出力はバイパス制御
回路１７で選択され、データ出力信号線１０８に送出さ
れる。
また、バイパス制御信号１０９が論理“０”のとき、バ
イパス制御回路１７はデータ入力信号線１０７を選択し
、部分シフトパス１５をバイパスしてそのままデータ出
力信号線１０８に送出する。また、クロック制御回路１
６は部分シフトパス１５へのクロックの供給を停止して
、部分シフトパス１５のシフト動作を抑止する。
イパス制御回路１７はデータ入力信号線１０７を選択し
、部分シフトパス１５をバイパスしてそのままデータ出
力信号線１０８に送出する。また、クロック制御回路１
６は部分シフトパス１５へのクロックの供給を停止して
、部分シフトパス１５のシフト動作を抑止する。
以上の構成で、論理回路１の部分シフトパス１０．１１
へのデータの書込みと読出しは初めに、モード信号線１
０４でシフト動作の対象にバイパス制御レジスタ１２を
選択し、シフトクロック信号線１０３からクロック切換
回路１３を経由してバイパス制御レジスタ１２のビット
線と同数のクロックを与えて、シフト入力信号線１０１
から部分シフトパス１０．１１の構成制御情報を入力し
、目的の部分シフトパス１０．１１へのシフト書込み及
び読出しを可能にする。
へのデータの書込みと読出しは初めに、モード信号線１
０４でシフト動作の対象にバイパス制御レジスタ１２を
選択し、シフトクロック信号線１０３からクロック切換
回路１３を経由してバイパス制御レジスタ１２のビット
線と同数のクロックを与えて、シフト入力信号線１０１
から部分シフトパス１０．１１の構成制御情報を入力し
、目的の部分シフトパス１０．１１へのシフト書込み及
び読出しを可能にする。
次に、モード信号線１０４でシフト動作の対象に部分シ
フトパス１ｏ、ｉｉを選択し、シフトクロック信号線１
０３からクロック切換回路１３を経由して各部分シフト
パス１０，１１にシフトクロックを与えて、目的の部分
シフトパス１０゜１１に対してシフト入力信号線１０１
からデータの書込みを行ない、７フト出力選択回路１４
を経由してソフト出力信号線１０２から読出しを行なう
。論理回路１のＬＳＩの数が２個以上の場合にも、ＬＳ
Ｉの入出力信号を接続して１個の場合と同様に扱うこと
ができる。
フトパス１ｏ、ｉｉを選択し、シフトクロック信号線１
０３からクロック切換回路１３を経由して各部分シフト
パス１０，１１にシフトクロックを与えて、目的の部分
シフトパス１０゜１１に対してシフト入力信号線１０１
からデータの書込みを行ない、７フト出力選択回路１４
を経由してソフト出力信号線１０２から読出しを行なう
。論理回路１のＬＳＩの数が２個以上の場合にも、ＬＳ
Ｉの入出力信号を接続して１個の場合と同様に扱うこと
ができる。
第３図は本実施例の論理回路のＬＳＩが複数個のシステ
ムを示すブロック図であり、ＬＳＩにはＭ１〜Ｍ、の名
称を付けて区別する。Ｍｌの／フト出力信号線１０２は
Ｍｌ。、のシフト入力信号線１０１に直列に接続し、各
ＬＳＩのシフトクロック信号線１０３及びモード信号線
１０４にはそれぞれ共通のクロック信号とモード信号を
供給する。ここでｉは１以上に未満の整数である。
ムを示すブロック図であり、ＬＳＩにはＭ１〜Ｍ、の名
称を付けて区別する。Ｍｌの／フト出力信号線１０２は
Ｍｌ。、のシフト入力信号線１０１に直列に接続し、各
ＬＳＩのシフトクロック信号線１０３及びモード信号線
１０４にはそれぞれ共通のクロック信号とモード信号を
供給する。ここでｉは１以上に未満の整数である。
このようにすると、各ＬＳＩの部分シフトパスから構成
されるシフトパスへのデータの書込み及び読出しはＬＳ
ＩＭ、のシフト入力信号線１０１及びＬＳＩＭＫの／フ
ト出力信号線１０２、全てのＬＳＩに共通に接続したシ
フトクロック信号線１０３及びモード信号線１０４を用
いて、ＬＳＩが１個の場合とまったく同様に行なうこと
ができる。
されるシフトパスへのデータの書込み及び読出しはＬＳ
ＩＭ、のシフト入力信号線１０１及びＬＳＩＭＫの／フ
ト出力信号線１０２、全てのＬＳＩに共通に接続したシ
フトクロック信号線１０３及びモード信号線１０４を用
いて、ＬＳＩが１個の場合とまったく同様に行なうこと
ができる。
以上説明したように本発明は、検査又は初期設定が不要
な任意の部分７フトパスを除いてシフトパスの長さを短
縮するシフトパスの構成を制御すルバイパス制御レジス
タと、シフトパスとバイパス制御レジスタのシフト動作
で、／フト入力信号線、シフト出力信号線及び／フトク
ロツク信号線を共用することにより、シフトパスの構成
制御に必要な信号線の数を減らすことができる効果があ
る。
な任意の部分７フトパスを除いてシフトパスの長さを短
縮するシフトパスの構成を制御すルバイパス制御レジス
タと、シフトパスとバイパス制御レジスタのシフト動作
で、／フト入力信号線、シフト出力信号線及び／フトク
ロツク信号線を共用することにより、シフトパスの構成
制御に必要な信号線の数を減らすことができる効果があ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の部分／フトパスを示すブロック図、第３図は
本実施例の装置を複数接続したブロック図、第４図は従
来の情報処理装置の一例を示すブロック図である。 １・・・論理回路、１０−１〜１０−ｎ・・・第１の部
分シフトパス、１１−１〜１１−ｍ・・・第２の部分シ
フトパス、１２・・・バイパス制御レジスタ、１３・・
・クロック切換回路、１４・・・シフト出力選択回路、
１５・・・部分シフトパス、１６・・・クロック制御回
路、 １７・・・バイパス制御回路。
本実施例の部分／フトパスを示すブロック図、第３図は
本実施例の装置を複数接続したブロック図、第４図は従
来の情報処理装置の一例を示すブロック図である。 １・・・論理回路、１０−１〜１０−ｎ・・・第１の部
分シフトパス、１１−１〜１１−ｍ・・・第２の部分シ
フトパス、１２・・・バイパス制御レジスタ、１３・・
・クロック切換回路、１４・・・シフト出力選択回路、
１５・・・部分シフトパス、１６・・・クロック制御回
路、 １７・・・バイパス制御回路。
Claims (1)
- バイパス機能を有する部分シフトパスが少なくとも２個
含まれるシフトパスと、このシフトパスを制御するバイ
パス制御レジスタと、前記シフトパスと前記バイパス制
御レジスタとのシフト動作で共用するシフト入力信号線
、シフト出力信号線及びシフトクロック信号線と、前記
シフト動作の対象が前記シフトパス及び前記バイパス制
御レジスタの何れかであるかを示すモード信号線と、こ
のモード信号線の指示に従って前記シフトクロック信号
線のシフトクロックを前記シフトパスまたは前記バイパ
ス制御レジスタの一方に供給するクロック切換え手段と
、前記モード信号線の指示に従って前記シフトパスまた
は前記バイパス制御レジスタのシフト出力を前記シフト
出力信号線に選択出力するシフト出力選択手段とを有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265743A JPH04141746A (ja) | 1990-10-03 | 1990-10-03 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265743A JPH04141746A (ja) | 1990-10-03 | 1990-10-03 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141746A true JPH04141746A (ja) | 1992-05-15 |
Family
ID=17421383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265743A Pending JPH04141746A (ja) | 1990-10-03 | 1990-10-03 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04141746A (ja) |
-
1990
- 1990-10-03 JP JP2265743A patent/JPH04141746A/ja active Pending
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