JPH03263223A - 命令先行読出し装置 - Google Patents
命令先行読出し装置Info
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- JPH03263223A JPH03263223A JP6342690A JP6342690A JPH03263223A JP H03263223 A JPH03263223 A JP H03263223A JP 6342690 A JP6342690 A JP 6342690A JP 6342690 A JP6342690 A JP 6342690A JP H03263223 A JPH03263223 A JP H03263223A
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- 239000000872 buffer Substances 0.000 claims abstract description 78
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は命令先行読出し装置に関し、特に情報処理装置
の命令先行読出しに用いられる命令バッファおよび分岐
予測バッファの実装方法に関する。
の命令先行読出しに用いられる命令バッファおよび分岐
予測バッファの実装方法に関する。
従来技術
従来、命令先行読出し装置においては、第３図に示すよ
うに、命令バッファ１０．１１と分岐子１１？＋バッフ
ァ１２．１３とが夫々分離されており、これらに対して
命令先行読出しアドレスカウンタ１から大々独立に読出
しを行えるようになっている。
うに、命令バッファ１０．１１と分岐子１１？＋バッフ
ァ１２．１３とが夫々分離されており、これらに対して
命令先行読出しアドレスカウンタ１から大々独立に読出
しを行えるようになっている。
すなわち、命令先行読出しアドレスカウンタ１からのア
ドレスにより命令バッファ１０．１１から夫々読出され
た命令語は、命令先行読出しアドレスカウンタ１からの
アドレスの最下位ビットに応じて選択されて命令読出し
レジスタ６に保持され、命令読出しレジスタ６から命令
処理装置（図示せず）に送出される。
ドレスにより命令バッファ１０．１１から夫々読出され
た命令語は、命令先行読出しアドレスカウンタ１からの
アドレスの最下位ビットに応じて選択されて命令読出し
レジスタ６に保持され、命令読出しレジスタ６から命令
処理装置（図示せず）に送出される。
また、命令先行読出しアドレスカウンタ１からのアドレ
スにより分岐予測バッファ１２．１３から夫々読出され
た分岐予測情報は、命令先行読出しアドレスカウンタ１
からのアドレスの最下位ビットに応じて選択されて分岐
予測情報読出しレジスタ７に保持され、分岐予測情報読
出しレジスタ７から分岐予測装Ｗ１８に送出される。
スにより分岐予測バッファ１２．１３から夫々読出され
た分岐予測情報は、命令先行読出しアドレスカウンタ１
からのアドレスの最下位ビットに応じて選択されて分岐
予測情報読出しレジスタ７に保持され、分岐予測情報読
出しレジスタ７から分岐予測装Ｗ１８に送出される。
分岐予測装置８では分岐予δ−１情報読出しレジスタ７
からの分岐予δ−１情報により分岐後のアドレスが生成
され、該アドレスが命令先行読出しアドレスカウンタ１
に送出される。
からの分岐予δ−１情報により分岐後のアドレスが生成
され、該アドレスが命令先行読出しアドレスカウンタ１
に送出される。
このような従来の命令先行読出し装置では、−船釣な場
合、主記憶装置（図示せず）あるいは緩衝記憶装置（図
示せず）から命令バッファ１０゜１１への命令語のロー
ドのレートが大きいと、複数の命令バッファ１０．１１
に夫々分割して記憶させねばならず、入力端子数を増加
させなければならない。
合、主記憶装置（図示せず）あるいは緩衝記憶装置（図
示せず）から命令バッファ１０゜１１への命令語のロー
ドのレートが大きいと、複数の命令バッファ１０．１１
に夫々分割して記憶させねばならず、入力端子数を増加
させなければならない。
現７［のメモリチップの発達の傾向としては、メモリ容
量の向上に比べてｌ１０（人出力）ピン数の向上か非常
に劣っており、命令語のロードのレートを向上させよう
とすればチップ数を増やさなければならなくなる。
量の向上に比べてｌ１０（人出力）ピン数の向上か非常
に劣っており、命令語のロードのレートを向上させよう
とすればチップ数を増やさなければならなくなる。
また、命令バッファ１０．１１の容量とそれを実現する
記憶装置の容量とにおいて、命令語のロードのレートに
より記憶装置全体の容量が命令バッファ１０．１１の容
量より大きくなる。
記憶装置の容量とにおいて、命令語のロードのレートに
より記憶装置全体の容量が命令バッファ１０．１１の容
量より大きくなる。
通常、命令バッファ１０．１１の容量および記憶装置の
容量は２′単位で取られるため、それらの容量の比は２
１ ：１となる。
容量は２′単位で取られるため、それらの容量の比は２
１ ：１となる。
よって、命令バッファ１．０．１１および分岐予測バッ
ファ１２．１３を実現する記憶装置の容量を効率的に使
用することができず、また記憶装置を構成するチップの
数が増えると、命令先行読出しアドレスカウンタ１から
命令バッファ１０，１１や分岐Ｐδ−１バッファ１２．
１３までの距離が物理的に遠くなり、遅延量の面からも
不利になる。
ファ１２．１３を実現する記憶装置の容量を効率的に使
用することができず、また記憶装置を構成するチップの
数が増えると、命令先行読出しアドレスカウンタ１から
命令バッファ１０，１１や分岐Ｐδ−１バッファ１２．
１３までの距離が物理的に遠くなり、遅延量の面からも
不利になる。
発明の目的
本発明は上記のような従来のものの問題点を除去スべく
なされたもので、遅延量の面で不利となることなく、命
令バッファおよび分岐予測バッファを実現する記憶装置
の容量を効率的に使用することができる命令先行読出し
装置の堤供を目的とする。
なされたもので、遅延量の面で不利となることなく、命
令バッファおよび分岐予測バッファを実現する記憶装置
の容量を効率的に使用することができる命令先行読出し
装置の堤供を目的とする。
発明の構成
本発明による命令先行読出し装置は、偶数アドレスの命
令語を格納する命令バッファと奇数アドレスの命令語に
対応する分岐予測情報を格納する分岐予測バッファとか
らなる第１の記憶手段と、前記奇数アドレスの命令語を
格納する命令バッファと前記偶数アドレスの命令語に対
応する分岐予測情報を格納する分岐予測バッファとから
なる第２の記憶手段と、前記第１および第２の記憶手段
にアドレスを供給するアドレス供給手段と、前記アドレ
ス供給手段のアドレスが偶数アドレスのときに前記第１
の記憶手段から前記偶数アドレスの命令語を、前記第２
の記憶手段から前記偶数アドレスの命令語に対応する分
岐予測情報を夫々読出すよう制御し、前記アドレス供給
手段のアドレスが奇数アドレスのときに前記第２の記憶
手段から前記奇数アドレスの命令語を、前記第１の記憶
手段から前記奇数アドレスの命令語に対応する分岐子Ｊ
Ｆ１情報を夫々読出すよう制御する読出し制御手段とを
Ｈすることを特徴とする。
令語を格納する命令バッファと奇数アドレスの命令語に
対応する分岐予測情報を格納する分岐予測バッファとか
らなる第１の記憶手段と、前記奇数アドレスの命令語を
格納する命令バッファと前記偶数アドレスの命令語に対
応する分岐予測情報を格納する分岐予測バッファとから
なる第２の記憶手段と、前記第１および第２の記憶手段
にアドレスを供給するアドレス供給手段と、前記アドレ
ス供給手段のアドレスが偶数アドレスのときに前記第１
の記憶手段から前記偶数アドレスの命令語を、前記第２
の記憶手段から前記偶数アドレスの命令語に対応する分
岐予測情報を夫々読出すよう制御し、前記アドレス供給
手段のアドレスが奇数アドレスのときに前記第２の記憶
手段から前記奇数アドレスの命令語を、前記第１の記憶
手段から前記奇数アドレスの命令語に対応する分岐子Ｊ
Ｆ１情報を夫々読出すよう制御する読出し制御手段とを
Ｈすることを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、記憶装置４は偶数アドレスの命令語が
格納された命令バッファ４ａと、奇数アドレスの分峡′
Ｔ−測情報が格納された分岐予測バッファ４ｂとから構
成されており、光間アドレスからアドレス順に命令バッ
ファ４ａが配置され、それに後続して真中のアドレスか
らアドレス順に分岐Ｐ測バッファ４ｂが配置されている
。
る。図において、記憶装置４は偶数アドレスの命令語が
格納された命令バッファ４ａと、奇数アドレスの分峡′
Ｔ−測情報が格納された分岐予測バッファ４ｂとから構
成されており、光間アドレスからアドレス順に命令バッ
ファ４ａが配置され、それに後続して真中のアドレスか
らアドレス順に分岐Ｐ測バッファ４ｂが配置されている
。
記憶装置５は奇数アドレスの命令語が格納された命令バ
ッファ５ａと、偶数アドレスの分岐予測情報が格納され
た分岐予測バッファ５ｂとから構成されており、先頒ア
ドレスからアドレス順に命令バッファ５ａが配置され、
それに後続して真中のアドレスからアドレス順に分岐予
測バッファ５ｂが配置されている。
ッファ５ａと、偶数アドレスの分岐予測情報が格納され
た分岐予測バッファ５ｂとから構成されており、先頒ア
ドレスからアドレス順に命令バッファ５ａが配置され、
それに後続して真中のアドレスからアドレス順に分岐予
測バッファ５ｂが配置されている。
したがって、命令バッファ４ａ、５ａをアクセスするた
めには記憶装置４，５に人力するアドレス値の最上位ビ
ットを“０”にし、分岐予測バッファ４ｂ、５ｂをアク
セスするためには記憶装置５．４に入力するアドレス値
の最上位ビットを“１′にすればよい。
めには記憶装置４，５に人力するアドレス値の最上位ビ
ットを“０”にし、分岐予測バッファ４ｂ、５ｂをアク
セスするためには記憶装置５．４に入力するアドレス値
の最上位ビットを“１′にすればよい。
また、夫々対応する命令バッファ４ａ、５ａの命令語お
よび分岐Ｔ−測バッファ４ｂ、５ｂの分岐予ｉ１＄１情
報のアドレス値は、最上位ビットを除けば一致する。
よび分岐Ｔ−測バッファ４ｂ、５ｂの分岐予ｉ１＄１情
報のアドレス値は、最上位ビットを除けば一致する。
命令先行読出しアドレスカウンタ１からのアドレスの最
下位ビットはアドレスの最上位ビットとして記憶装置４
に入力され、またインバータ９によって反転された最下
位ビットの反転値がアドレスの最上位ビットとして記憶
装置ｌｆ５に人力される。
下位ビットはアドレスの最上位ビットとして記憶装置４
に入力され、またインバータ９によって反転された最下
位ビットの反転値がアドレスの最上位ビットとして記憶
装置ｌｆ５に人力される。
よって、命令先行読出しアドレスカウンタ１からのアド
レスが偶数アドレスを示すときにはアドレスレジスタ２
を介して記憶装Ｗｔ４に入力されるアドレスの最上位ビ
ットが“０”になり、記憶装置４の命令バッファ４ａ内
の命令語が読出されて命令読出しレジスタ６に保持され
る。
レスが偶数アドレスを示すときにはアドレスレジスタ２
を介して記憶装Ｗｔ４に入力されるアドレスの最上位ビ
ットが“０”になり、記憶装置４の命令バッファ４ａ内
の命令語が読出されて命令読出しレジスタ６に保持され
る。
このとき同時に、アドレスレジスタ３を介して記憶装置
５に人力されるアドレスの最上位ビットが“１“になり
、記憶装置５の分岐予測バッファ５ｂ内の分岐予１ｌＦ
Ｉ情報が読出されて分岐予測情報読出しレジスタ７に保
持される。
５に人力されるアドレスの最上位ビットが“１“になり
、記憶装置５の分岐予測バッファ５ｂ内の分岐予１ｌＦ
Ｉ情報が読出されて分岐予測情報読出しレジスタ７に保
持される。
命令読出しレジスタ６に保持された命令語は命令処理袋
Ｗ１（図示せず）に送出され、分岐予測情報読出しレジ
スタ７に保持された分岐予測情報は分岐予測装置８に送
出される。
Ｗ１（図示せず）に送出され、分岐予測情報読出しレジ
スタ７に保持された分岐予測情報は分岐予測装置８に送
出される。
分岐予測装置ｆｆ８では分岐予測情報読出しレジスタ７
からの分岐予δ−１情報により分岐後のアドレスが生成
され、該アドレスが命令先行読出しアドレスカウンタ１
に送出される。
からの分岐予δ−１情報により分岐後のアドレスが生成
され、該アドレスが命令先行読出しアドレスカウンタ１
に送出される。
一方、命令先行読出しアドレスカウンタ１からのアドレ
スが奇数アドレスを示すときにはアドレスレジスタ２を
介して記憶装［４に人力されるアドレスの最上位ビット
が“１”になり、記憶装置４の分岐Ｐδ−１バッファ４
ｂ内の分岐予測情報が読出されて分岐予測情報読出しレ
ジスタ７に保持される。
スが奇数アドレスを示すときにはアドレスレジスタ２を
介して記憶装［４に人力されるアドレスの最上位ビット
が“１”になり、記憶装置４の分岐Ｐδ−１バッファ４
ｂ内の分岐予測情報が読出されて分岐予測情報読出しレ
ジスタ７に保持される。
このとき同■与に、アドレスレジスタ３を介して記憶装
置５に入力されるアドレスの最上位ビットが“０”にな
り、記憶装置５の命令バッファ５ａ内の命令語が読出さ
れて命令読出しレジスタ６に保持される。
置５に入力されるアドレスの最上位ビットが“０”にな
り、記憶装置５の命令バッファ５ａ内の命令語が読出さ
れて命令読出しレジスタ６に保持される。
命令読出しレジスタ６に保持された命令語および分岐Ｔ
−測情報読出しレジスタ７に保持された分岐予測情報は
、上述した動作と同様に、夫々命令処理装置および分岐
予測装置８に送出される。
−測情報読出しレジスタ７に保持された分岐予測情報は
、上述した動作と同様に、夫々命令処理装置および分岐
予測装置８に送出される。
第２図は本発明の一実施例の動作を示すタイミングチャ
ートである。これら￥４１図および第２図を用いて本発
明の一実施例の動作について説明する。
ートである。これら￥４１図および第２図を用いて本発
明の一実施例の動作について説明する。
まず、命令先行読出しアドレスカウンタ１からアドレス
“０゛が出力されると、該アドレス ０゜が最上位ビッ
ト“０“とともにアドレスレジスタ２を介して記憶装置
４に人力され、記憶装置４の命令バッファ４ａ内の命令
語ＩＯが読出されて命令読出しレジスタ６に保持される
。
“０゛が出力されると、該アドレス ０゜が最上位ビッ
ト“０“とともにアドレスレジスタ２を介して記憶装置
４に人力され、記憶装置４の命令バッファ４ａ内の命令
語ＩＯが読出されて命令読出しレジスタ６に保持される
。
このとき同ｎ！ｙに、該アドレス゛０°が最上位ビット
“１゛とともにアドレスレジスタ３を介して記憶装置５
に人力されるので、記憶装置５の分岐Ｔ’ ？１１バッ
ファ５ｂ内の分岐予ｆｌｌＪ情報ＢＯが読出されて分岐
Ｐｉｌｌ情報読出しレジスタ７に保持される。
“１゛とともにアドレスレジスタ３を介して記憶装置５
に人力されるので、記憶装置５の分岐Ｔ’ ？１１バッ
ファ５ｂ内の分岐予ｆｌｌＪ情報ＢＯが読出されて分岐
Ｐｉｌｌ情報読出しレジスタ７に保持される。
命令読出しレジスタ６に保持された命令語１０は命令処
理装置に送出され、分岐予測情報読出しレジスタ７に保
持された分岐予測情報ＢＯは分岐予測装置８に送出され
る（第２図参照）。
理装置に送出され、分岐予測情報読出しレジスタ７に保
持された分岐予測情報ＢＯは分岐予測装置８に送出され
る（第２図参照）。
次に、命令先行読出しアドレスカウンタ１からアドレス
“１°が出力されると、該アドレス １′の最下位ビ
ットを除くアドレス、すなわちアドレス“０°が最上ビ
ット“１“とともにアドレスレジスタ２を介して記憶装
置４に入力され、記憶装置４の分岐予測バッファ４ｂ内
の分岐予測情報Ｂ■が読出されて分岐予測情報読出しレ
ジスタ７に保持される。
“１°が出力されると、該アドレス １′の最下位ビ
ットを除くアドレス、すなわちアドレス“０°が最上ビ
ット“１“とともにアドレスレジスタ２を介して記憶装
置４に入力され、記憶装置４の分岐予測バッファ４ｂ内
の分岐予測情報Ｂ■が読出されて分岐予測情報読出しレ
ジスタ７に保持される。
同時に、該アドレス゛０゛が最上位ビット“０”ととも
にアドレスレジスタ３を介して記憶装置５に入力される
ので、記憶装置ｆ５の命令バッファ５ａ内の命令語１１
が読出されて命令読出しレジスタ６に保持される。
にアドレスレジスタ３を介して記憶装置５に入力される
ので、記憶装置ｆ５の命令バッファ５ａ内の命令語１１
が読出されて命令読出しレジスタ６に保持される。
命令読出しレジスタ６に保持された命令語１１および分
岐予Ｊ？ｊ情報読出しレジスタ７に保持された分岐予測
情報Ｂ１は、上述した動作と同様に、夫々命令処理装置
および分岐予測装置８に送出される（第２図参照）。
岐予Ｊ？ｊ情報読出しレジスタ７に保持された分岐予測
情報Ｂ１は、上述した動作と同様に、夫々命令処理装置
および分岐予測装置８に送出される（第２図参照）。
以下同様に、命令先行読出しアドレスカウンタ１から偶
数アドレス “２’、’４’ が出力されると、記憶装
置４の命令バッファ４ａから夫々命令語１２．１４が読
出されて命令読出しレジスタ６に保持され、記憶装置５
の分岐予測バッファ５ｂから夫々分岐予測情報Ｂ２．Ｂ
４が読出されて分岐予測情報読出しレジスタ７に保持さ
れる。
数アドレス “２’、’４’ が出力されると、記憶装
置４の命令バッファ４ａから夫々命令語１２．１４が読
出されて命令読出しレジスタ６に保持され、記憶装置５
の分岐予測バッファ５ｂから夫々分岐予測情報Ｂ２．Ｂ
４が読出されて分岐予測情報読出しレジスタ７に保持さ
れる。
また、命令先行読出しアドレスカウンタ１から奇数アド
レス゛３゛が出力されると、記憶装置５の命令バッファ
５ａから命令語Ｉ３が読出されて命令読出しレジスタ６
に保持され、記憶装置４の分岐予δ―１バッファ４ｂか
ら分岐予測情報Ｂ３が読出されて分岐予８−１情報読出
しレジスタ７に保持される。
レス゛３゛が出力されると、記憶装置５の命令バッファ
５ａから命令語Ｉ３が読出されて命令読出しレジスタ６
に保持され、記憶装置４の分岐予δ―１バッファ４ｂか
ら分岐予測情報Ｂ３が読出されて分岐予８−１情報読出
しレジスタ７に保持される。
これにより、記憶装置４．５に夫々命令バッファ４ａ、
５ａおよび分岐予測バッファ４ｂ、５ｂを配置し、しか
も命令語および分岐千ＡＦ！情報の同量読出しが可能と
なるので、記憶装置４．５として容量の大きなメモリチ
ップを使用することにより、メモリチップの個数を減ら
すことができるとともに、入力端子数を減らすことがで
きる。
５ａおよび分岐予測バッファ４ｂ、５ｂを配置し、しか
も命令語および分岐千ＡＦ！情報の同量読出しが可能と
なるので、記憶装置４．５として容量の大きなメモリチ
ップを使用することにより、メモリチップの個数を減ら
すことができるとともに、入力端子数を減らすことがで
きる。
また、命令先行読出しアドレスカウンタ１から命令バッ
ファ４ａ、５ａや分岐予測バッファ４ｂ。
ファ４ａ、５ａや分岐予測バッファ４ｂ。
５ｂまでの距離が物理的に遠くなることなく、遅延量の
面からも不利になることはない。
面からも不利になることはない。
よって、命令バッファ４ａ、５ａおよび分岐予測バッフ
ァ４ｂ、５ｂを実現する記憶装置４．５の容量を効率的
に使用することができる。
ァ４ｂ、５ｂを実現する記憶装置４．５の容量を効率的
に使用することができる。
このように、命令先行読出しアドレスカウンタ１から偶
数アドレスが出力されたときには、記憶装置ｆ４の命令
バッファ４ａから命令語を、記憶装置５の分岐予測バッ
ファ５ｂから分岐予測情報を夫々読出し、命令先行読出
しアドレスカウンタ１から奇数アドレスが出力されると
きには、記憶装置５の命令バッファ５ａから命令語を、
記憶装置４の分岐予測バッファ４ｂから分岐予測情報を
夫々読出ずようにすることによって、記憶装”Ｉ！ｌ
４ 。
数アドレスが出力されたときには、記憶装置ｆ４の命令
バッファ４ａから命令語を、記憶装置５の分岐予測バッ
ファ５ｂから分岐予測情報を夫々読出し、命令先行読出
しアドレスカウンタ１から奇数アドレスが出力されると
きには、記憶装置５の命令バッファ５ａから命令語を、
記憶装置４の分岐予測バッファ４ｂから分岐予測情報を
夫々読出ずようにすることによって、記憶装”Ｉ！ｌ
４ 。
５として容量の大きなメモリチップを使用することによ
り、メモリチップの個数を減らすことができるとともに
、入力端子数を減らすことができるので、遅延量の面で
不利となることなく、命令バッフｙ ４ ａ ＊ ５
ａおよび分岐予測バッファ４ｂ。
り、メモリチップの個数を減らすことができるとともに
、入力端子数を減らすことができるので、遅延量の面で
不利となることなく、命令バッフｙ ４ ａ ＊ ５
ａおよび分岐予測バッファ４ｂ。
５ｂを実現する記憶装Ｗ４，５の容量を効率的に使用す
ることができる。
ることができる。
発明の詳細
な説明したように本発明によれば、偶数アドレスの命令
語を格納する命令バッファと奇数アドレスの命令語に対
応する分岐予測情報を格納する分岐予測バッファとから
なる第１の記憶手段と、奇数アドレスの命令語を格納す
る命令バッファと鍋敷アドレスの命令語に対応する分岐
予７１−１情報を格納する分岐予測バッファとからなる
第２の記憶１段とに偶数アドレスが供給されたときに、
第１の記憶１１段から偶数アドレスの命令語を、第２の
記憶手段からその偶数アドレスの命令語に文・１応する
分岐Ｔ−訓情報を夫々読出すよう制御し、奇数アドレス
が供給されたときに、第２の記憶手段から奇数アドレス
の命令語を、第１の記憶手段からその奇数アドレスの命
令語に対応する分岐予測情報を夫々読出すよう制御する
ようにすることによって、遅延量の而で不利となること
なく、命令バッファおよび分岐千８１１バッファを実現
する記憶装置の容量を効率的に使用することができると
いう効果がある。
語を格納する命令バッファと奇数アドレスの命令語に対
応する分岐予測情報を格納する分岐予測バッファとから
なる第１の記憶手段と、奇数アドレスの命令語を格納す
る命令バッファと鍋敷アドレスの命令語に対応する分岐
予７１−１情報を格納する分岐予測バッファとからなる
第２の記憶１段とに偶数アドレスが供給されたときに、
第１の記憶１１段から偶数アドレスの命令語を、第２の
記憶手段からその偶数アドレスの命令語に文・１応する
分岐Ｔ−訓情報を夫々読出すよう制御し、奇数アドレス
が供給されたときに、第２の記憶手段から奇数アドレス
の命令語を、第１の記憶手段からその奇数アドレスの命
令語に対応する分岐予測情報を夫々読出すよう制御する
ようにすることによって、遅延量の而で不利となること
なく、命令バッファおよび分岐千８１１バッファを実現
する記憶装置の容量を効率的に使用することができると
いう効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・命令先行読出し アドレスカウンタ ２．３・・・・・・アドレスレジスタ ４．５・・・・・・記憶装置 ４ａ、５ａ・・・・・・命令バッファ ４ｂ、５ｂ・・・・・・分岐予測バッファ６・・・・・
・命令読出しレジスタ ７・・・・・・分岐予測情報読出しレジスタ９・・・・
−・インバータ
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・命令先行読出し アドレスカウンタ ２．３・・・・・・アドレスレジスタ ４．５・・・・・・記憶装置 ４ａ、５ａ・・・・・・命令バッファ ４ｂ、５ｂ・・・・・・分岐予測バッファ６・・・・・
・命令読出しレジスタ ７・・・・・・分岐予測情報読出しレジスタ９・・・・
−・インバータ
Claims (1)
- （１）偶数アドレスの命令語を格納する命令バッファと
奇数アドレスの命令語に対応する分岐予測情報を格納す
る分岐予測バッファとからなる第１の記憶手段と、前記
奇数アドレスの命令語を格納する命令バッファと前記偶
数アドレスの命令語に対応する分岐予測情報を格納する
分岐予測バッファとからなる第２の記憶手段と、前記第
１および第２の記憶手段にアドレスを供給するアドレス
供給手段と、前記アドレス供給手段のアドレスが偶数ア
ドレスのときに前記第１の記憶手段から前記偶数アドレ
スの命令語を、前記第２の記憶手段から前記偶数アドレ
スの命令語に対応する分岐予測情報を夫々読出すよう制
御し、前記アドレス供給手段のアドレスが奇数アドレス
のときに前記第２の記憶手段から前記奇数アドレスの命
令語を、前記第１の記憶手段から前記奇数アドレスの命
令語に対応する分岐予測情報を夫々読出すよう制御する
読出し制御手段とを有することを特徴とする命令先行読
出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063426A JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063426A JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263223A true JPH03263223A (ja) | 1991-11-22 |
| JP2531822B2 JP2531822B2 (ja) | 1996-09-04 |
Family
ID=13228950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063426A Expired - Lifetime JP2531822B2 (ja) | 1990-03-14 | 1990-03-14 | 命令先行読出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531822B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527971A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 情報処理装置 |
-
1990
- 1990-03-14 JP JP2063426A patent/JP2531822B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527971A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531822B2 (ja) | 1996-09-04 |
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