JPH03263921A - プリセット付きカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はプリセット付きカウンタに関するものである。

従来の技術 近年、集積回路の大規模が進み、それにともない集積回
路の入出力端子数が増加し、決められた端子数のパッケ
ージに納めるための工夫が多くなされるようになってき
ている。

まず、最初に従来例で入力端子数を減らすための工夫と
してプリセットデータの入力にシフトレジスタを用い、
入力端子数を減らしたプリセット付きカウンタについて
、以下図面を参照しながら説明する。

第３図は、従来の入力端子数を減らすための工夫として
プリセットデータの入力にシフトレジスタを用いたプリ
セット付きカウンタのブロック図である。第３図におい
て、１はプリセット付きカウンタのプリセットデータを
記憶するｎビットのシフトレジスタ、２はプリセット付
きｎビットカウンタ、３はシフトレジスタ１の出力端子
、４はプリセット付きカウンタ２のプリセットデータの
入力端子、５はプリセット付きカウンタ２の出力端子、
６はクロック入力端子、７はシフトレジスタ１のプリセ
ットデータ入力端子、８はシフトレジスタ１のイネーブ
ル信号入力端子、９はプリセット付きカウンタのロード
信号入力端子である。

第４図は第３図に示された従来例のプリセット付きカウ
ンタのタイミング図である。

以上のように構成されたプリセット付きカウンタについ
て、以下その動作を説明する。まず最初にシフトレジス
タ１をイネーブル状態にしてシリアルデータに変換され
たプリセットするデータをシフトレジスタ１のプリセッ
トデータ入力端子７に入力する。入力されたシリアルデ
ータは、クロックに同期して順次シフトレジスタに取り
込まれ、プリセットするｎビットのデータが揃った時点
でシフトレジスタをディスエーブル状態にすれば、シフ
トレジスタ１の出力端子３とプリセット付きカウンタの
入力端子は接続されているため以降プリセット付きカウ
ンタ２のプリセットデータの入力端子４にはプリセット
データが入力されていることとなる。この状態でプリセ
ット付きカウンタ２にロード信号を入力すれば、プリセ
、ソト付きカウンタの出力はプリセットされたデータに
なる。この従来例では、プリセットデータの入力にシフ
トレジスタを用いることによりプリセット付きカウンタ
２のプリセットデータ入力端子数をｎ本からシフトレジ
スタのプリセットデータ入力端子とシフトレジスタのイ
ネーブル信号入力端子の２端子に減らすことが可能とな
っている。

発明が解決しようとする課題 しかしながら上記のような構成では、プリセット付きカ
ウンタのロード信号入力端子およびクロック入力端子以
外にシフトレジストのプリセットデータ入力端子とシフ
トレジスタのイネーブル信号入力端子の２本の入力端子
が必要となっている。

本発明は上記課題に鑑み、プリセット付きカウンタのロ
ード信号入力端子がプリセットデータの入力端子を兼ね
る工夫をして入力端子数を最小限にしたプリセット付き
カウンタを提供するものである。

課題を解決するための手段 上記課題を解決するために本発明は、ｎ本のプリセット
データ入力端子を持ったプリセット付きｎビットカウン
タと、シリアルデータに変換された前記プリセット付き
ｎビットカウンタのプリセットデータの入力と前記プリ
セット付きｎビットカウンタのロード信号の入力を兼ね
る入力端子と、前記入力端子から入力されるｎビットの
プリセットデータを記憶するｎビットシフトレジスタと
、前記入力端子に入力された信号の立ち上がり、または
立ち下がりを検出して前記ｎビットシフトレジスタのイ
ネーブル信号を発生するシフトイネーブル信号発生回路
と、前記入力端子に入力された信号の立ち上がり、また
は立ち下がりを検出し、ｎビット以上経過した後、前記
プリセット付きｎビットカウンタにロード信号を出力す
るロード信号遅延回路とを備えたものである。

作用 本発明は上記した構成によって、プリセット付きカウン
タのロード信号入力端子がプリセットデータの入力端子
を兼ねることが可能となり入力端子数を最小限にしたプ
リセット付きｎビットカウンタを実現できる。

実施例 以下、本発明を一実施例により、図面を参照しながら説
明する。

第１図は本実施例のブロック図である。第１図において
、１はプリセット付きカウンタのプリセットデータを記
憶するｎビットのシフトレジスタ、２はプリセット付き
ｎビットカウンタ、３はシフトレジスタ１の出力端子、
４はプリセット付きｎビットカウンタ２のプリセットデ
ータ入力端子、５はプリセット付きｎビットカウンタ２
の出力端子、６はクロック入力端子、８はシフトレジス
タ１のイネーブル信号入力端子、９はプリセット付きカ
ウンタのロード信号入力端子で以上は従来例と同じ構成
のものである。１０はシリアルデータに変換されたプリ
セット付きｎビットカウンタ２のプリセットデータの入
力とプリセット付きｎビットカウンタ２のロード信号の
入力を兼ねる入力端子、１１は入力端子１１に入力され
た信号の立ち上がり、または立ち下がりを検出してシフ
トレジスタ１のイネーブル信号を発生するシフトイネー
ブル信号発生回路、１２はシフトイネーブル信号発生回
路の出力端子、１３は入力端子１１に入力された信号の
立ち上がり、または立ち下がりを検出してｎビット以上
経過した後、プリセット付きｎビットカウンタ２にロー
ド信号を出力するロード信号遅延回路、１４はロード信
号遅延回路の出力端子である。

第２図は第１図の従来例のプリセット付きカウンタのタ
イミング図である。

次に、このように構成された本発明のプリセット付きカ
ウンタについて、第１図、および第２図を用いて、その
動作を説明する。今回の説明は、入力端子１０がハイレ
ベルになったとき、すなわち、入力信号の立ち上がりで
ロード動作を開始するものとして説明する。まず、シフ
トイネーブル信号発生回路１１は、入力端子１０に入力
された信号の立ち上がりを検出すると、ｎビットシフト
レジスタがイネーブル状態になる信号をｎビット間シフ
トレジスタ１に出力する。シフトレジスタ１がイネーブ
ル状態になっているときに入力端子１１にシリアルデー
タに変換されたｎビットのプリセットデータを入力すれ
ば、シフトレジスタ１にプリセットデータが記憶され、
プリセット付きカウンタ２のプリセットデータ入力端子
４にプリセットデータが入力されることとなる。一方、
ロード信号遅延回路１３は、入力端子１１の立ち上がり
を検出すると、以降ｎビットの間は立ち上がり検出を行
なわず、立ち上がり検出を行なってからｎビット以上の
時間を経過してからプリセット付きカウンタ２に対して
ロード信号を出力する。立ち上がり検出を行なってから
ｎビット以上経過していれば、プリセット付きカウンタ
２のプリセット入力端子には、入力端子１１から入力さ
れたプリセットデータが入力されているため・プリセッ
ト動作を行なうことができる。なお、本実施例のプリセ
ット付きｎビットカウンタが正常に動作するためには、
プリセットする間隔がｎ＋１ビット以上必要である。

以上のように本実施例によれば、ｎ本のプリセットデー
タ入力端子を持ったプリセット付きｎビットカウンタと
、シリアルデータに変換された前＝ｒＩ″ｆリセット付
きｎビットカウンタのプリセットデータの入力と前記プ
リセット付きｎビットカウンタのロード信号の入力を兼
ねる入力端子と、７ｉ記入力端子から入力されるｎビッ
トのプリセットデータを記憶するｎビットシフトレジス
タと、前記入力端子に入力された信号の立ち上がり、ま
たは立ち下がりを検出して前記ｎビットシフトレジスタ
のイネーブル信号を発生するシフトイネーブル信号発生
回路と、前記入力端子に入力された信号の立も上がり、
または立ち下がりを検出し、ｎビット以上経過した後、
前記プリセット付きｎビットカウンタにロード信号を出
力するロード信号遅延回路を備えることにより、プリセ
ット付きｎビットカウンタの入力端子数を最小限、すな
わちクロック入力端子と、シリアルデータに変換された
プリセット付きｎビットカウンタ２のプリセットデータ
の入力とプリセット付きｎビットカウンタ２のロード信
号の入力を兼ねる入力端子の２端子にできる。

発明の効果 本発明によればｎ本のプリセットデータ入力端子を持っ
たプリセット付きｎビットカウンタと、シリアルデータ
に変換された前記プリセット付きｎビットカウンタのプ
リセットデータの入力と前記プリセット付きｎビットカ
ウンタのロード信号の入力を兼ねる入力端子と、前記入
力端子から入力されるｎビットのプリセットデータを記
憶するｎビットシフトレジスタと、前記入力端子に入力
された信号の立ち上がり、または立ち下がりを検出して
前記ｎビットシフトレジスタのイネーブル信号を発生す
るシフトイネーブル信号発生回路と、前記入力端子に入
力された信号の立ち上がリ、または立ち下がりを検出し
、ｎビット以上経過した後、前記プリセット付きｎビッ
トカウンタにロード信号を出力するロード信号遅延回路
を備えることにより、プリセット付きカウンタのロード
信号入力端子がプリセットデータの入力端子を兼ねるこ
とが可能となり、入力端子数を最小限にしたプリセット
付きｎビットカウンタを実現できる。

【図面の簡単な説明】

第１図は本発明の実施例プリセット付きカウンタのブロ
ック図、第２図は本実施例の動作を示すタイミング図、
第３図は従来例のプリセット付きカウンタのブロック図
、第４図は従来例のプリセット付きカウンタのタイミン
グ図である。 １・・・・・・ｎビットシフトレジスタ、２・・・・・
・プリセット付きｎビットカウンタ、３・・・・・・ｎ
ビットのプリセットデータの出力端子、４・・・・・・
プリセット付きｎビットカウンタの入力端子、５・・・
・・・プリセット付きｎビットカウンタの出力端子、６
・・・・・・クロック入力端子、８・・・・・・シフト
レジスタのイネーブル信号入力端子、９・・・・・・ロ
ード信号入力端子、１０・・・・・・入力端子、１１・
・・・・・シフトイネーブル信号発生回路、１２・・・
・・・シフトイネーブル信号発生回路の出力端子、１３
・・・・・・ロード信号遅延回路。

Claims (1)

【特許請求の範囲】
1. ｎ本のプリセットデータ入力端子を持ったプリセット付
   きｎビットカウンタと、シリアルデータに変換された前
   記プリセット付きｎビットカウンタのプリセットデータ
   の入力と前記プリセット付きｎビットカウンタのロード
   信号の入力を兼ねる入力端子と、前記入力端子から入力
   されるｎビットのプリセットデータを記憶するｎビット
   シフトレジスタと、前記入力端子に入力された信号の立
   ち上がり、または立ち下がりを検出して前記ｎビットシ
   フトレジスタのイネーブル信号を発生するシフトイネー
   ブル信号発生回路と、前記入力端子に入力された信号の
   立ち上がり、または立ち下がりを検出し、ｎビット以上
   経過した後、前記プリセット付きｎビットカウンタにロ
   ード信号を出力するロード信号遅延回路とを備えたプリ
   セット付きカウンタ。