JPH0326976A - 半導体集積回路のテスト装置 - Google Patents
半導体集積回路のテスト装置Info
- Publication number
- JPH0326976A JPH0326976A JP1160849A JP16084989A JPH0326976A JP H0326976 A JPH0326976 A JP H0326976A JP 1160849 A JP1160849 A JP 1160849A JP 16084989 A JP16084989 A JP 16084989A JP H0326976 A JPH0326976 A JP H0326976A
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- JP
- Japan
- Prior art keywords
- output
- shift register
- latch
- input
- mode
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は，半導体集積回路のテスト装置に関するもので
ある． （従来の技術） 従来、半導体集積回路の機能をテストする場合各機能を
容易にテスト可能とするためのテスト回路が組み込まれ
てきた．このテスト回路を用いて，半導体集積回路の機
能をテストしようとする場合テスト回路を用いるための
モードに設定しなければならなかった。このためにテス
トモード設定用の端子が必要であり、この端子に適当な
波形を入力することにより、テストモードを設定してい
た．（発明が解決しようとするｉｔ［） 上記従来の方法では、テストモードの設定専用に使用す
る端子が必要となるため、入出力端子数が多くなり、チ
ップの原価が高くなる欠点があった． 本発明の目的は，このような従来の欠点を解決するもの
で，テストモードの設定専用の端子を必要としない半導
体集積回路のテスト装置を提供することである． （ＩＩ題を解決するための手段） 本発明の半導体集積回路のテスト装置は，ｎビットのシ
フトレジスタおよびこのシフトレジスタの出力のタイミ
ングで入力データを保持するｍビットのラッチを具備す
るものである。
ある． （従来の技術） 従来、半導体集積回路の機能をテストする場合各機能を
容易にテスト可能とするためのテスト回路が組み込まれ
てきた．このテスト回路を用いて，半導体集積回路の機
能をテストしようとする場合テスト回路を用いるための
モードに設定しなければならなかった。このためにテス
トモード設定用の端子が必要であり、この端子に適当な
波形を入力することにより、テストモードを設定してい
た．（発明が解決しようとするｉｔ［） 上記従来の方法では、テストモードの設定専用に使用す
る端子が必要となるため、入出力端子数が多くなり、チ
ップの原価が高くなる欠点があった． 本発明の目的は，このような従来の欠点を解決するもの
で，テストモードの設定専用の端子を必要としない半導
体集積回路のテスト装置を提供することである． （ＩＩ題を解決するための手段） 本発明の半導体集積回路のテスト装置は，ｎビットのシ
フトレジスタおよびこのシフトレジスタの出力のタイミ
ングで入力データを保持するｍビットのラッチを具備す
るものである。
（作 用）
上記構成により，他の目的にも使用する入出力端子を用
いてテストモードの設定ができるため．テストモード設
定専用端子が不要となり，入出力端子数の節約、チップ
原価の低下を図ることができる． （実施例） 本発明の一実施例を第１図および第２図に基づいて説明
する． 第１図は本発明の半導体集積回路のテスト装置をマイク
ロコンピュータの入出力端子部に応用した実施例を示す
ものである．同図において、８ビットのシフトレジスタ
で構威されたシフトレジスタ部１はクロックパルスａに
同期して、第２の入力信号ｂをシリアルに書き込み，シ
リアルデータを出力する．１ビットのラッチで構威され
たラッチ部２は、シフトレジスタ部１の出力Ｃの立ち上
がりエッジに同期して第１の入力信号ｄのデータを保持
し、その値を出力ｅする． 第ｌ図で第２図（ａ）に示すようなクロックパルスと第
２図（ｂ）に示すような入力信号を第１図のシフトレジ
スタ部１に入力すると、第２図（Ｃ）に示すようなデー
タを出力する．このとき、第２図（ｄ）に示すような入
出力信号をラッチ部２に入力すると、第２図（ｅ）に示
すようなラッチ部２の出力が得られる。ここで、第２の
入出力端子がリセット端子であるとする。また、Ｈレベ
ルでリセット状態、Ｌレベルでリセット解除状態である
とすると、第２図（ｂ）で入力されたリセット信号（Ｔ
０）は一定の時間の遅延を受けて出力されることになる
．通常リセット端子は、入力状態でレベルに固定されて
おり、マイクロコンピュータの動作開始時あるいは動作
中で初期状態を設定するとき等にリセット信号（Ｈレベ
ル）を入力する。リセットイａ号を入力すると、発振お
よび動作を停止し、リセット信号を解除すると、発振を
開始してから安定して発振するまでの一定の待ち時間を
おいたのちに動作を開始するように，ソフトウエアおよ
びハードウエアで制御されている。また、第１図のラッ
チ部２の出力がＬレベルのときは、マイクロコンピュー
タに内蔵されたソフトウエアにより制御されるモードに
設定され，Ｈレベルのときには、特定の機能を外部から
検査するためのテストモードに設定されるとする。この
ラッチ部はシフトレジスタ部１の出力（ｃ）の立ち上が
りエソジでラッチの入力信号のＨレベルを保持してＨレ
ベルを出力し、テス１〜モードに設定される。このよう
にすれば，モードを設定したのちは、第１の入出力端子
は，モードの設定に関与しないため自由に使用すること
ができる。
いてテストモードの設定ができるため．テストモード設
定専用端子が不要となり，入出力端子数の節約、チップ
原価の低下を図ることができる． （実施例） 本発明の一実施例を第１図および第２図に基づいて説明
する． 第１図は本発明の半導体集積回路のテスト装置をマイク
ロコンピュータの入出力端子部に応用した実施例を示す
ものである．同図において、８ビットのシフトレジスタ
で構威されたシフトレジスタ部１はクロックパルスａに
同期して、第２の入力信号ｂをシリアルに書き込み，シ
リアルデータを出力する．１ビットのラッチで構威され
たラッチ部２は、シフトレジスタ部１の出力Ｃの立ち上
がりエッジに同期して第１の入力信号ｄのデータを保持
し、その値を出力ｅする． 第ｌ図で第２図（ａ）に示すようなクロックパルスと第
２図（ｂ）に示すような入力信号を第１図のシフトレジ
スタ部１に入力すると、第２図（Ｃ）に示すようなデー
タを出力する．このとき、第２図（ｄ）に示すような入
出力信号をラッチ部２に入力すると、第２図（ｅ）に示
すようなラッチ部２の出力が得られる。ここで、第２の
入出力端子がリセット端子であるとする。また、Ｈレベ
ルでリセット状態、Ｌレベルでリセット解除状態である
とすると、第２図（ｂ）で入力されたリセット信号（Ｔ
０）は一定の時間の遅延を受けて出力されることになる
．通常リセット端子は、入力状態でレベルに固定されて
おり、マイクロコンピュータの動作開始時あるいは動作
中で初期状態を設定するとき等にリセット信号（Ｈレベ
ル）を入力する。リセットイａ号を入力すると、発振お
よび動作を停止し、リセット信号を解除すると、発振を
開始してから安定して発振するまでの一定の待ち時間を
おいたのちに動作を開始するように，ソフトウエアおよ
びハードウエアで制御されている。また、第１図のラッ
チ部２の出力がＬレベルのときは、マイクロコンピュー
タに内蔵されたソフトウエアにより制御されるモードに
設定され，Ｈレベルのときには、特定の機能を外部から
検査するためのテストモードに設定されるとする。この
ラッチ部はシフトレジスタ部１の出力（ｃ）の立ち上が
りエソジでラッチの入力信号のＨレベルを保持してＨレ
ベルを出力し、テス１〜モードに設定される。このよう
にすれば，モードを設定したのちは、第１の入出力端子
は，モードの設定に関与しないため自由に使用すること
ができる。
なお、上記の例では，第２の入出力端子をリセット端子
としたが，同様の効果が得られる場合には、リセット端
子以外の端子でも構わない。また，８ビットのシフトレ
ジスタおよび１ビットのラッチは、ｎビット（ｎは自然
数）のシフトレジスタおよびｍビット（ｍは自然数）の
ラッチでも構わない．（発明の効果） 本発明によれば、シフトレジスタおよびこのシフトレジ
スタの出力タイミングで入力データを保持するラッチを
設けることにより、他の目的にも使用する入出力端子を
用いて，容易にテストモードを設定することができ、テ
ストモード設定専用端子が不要となり、入出力端子数の
節約，チップ原価の低下を図ることができ，その実用上
の効果は大である。
としたが，同様の効果が得られる場合には、リセット端
子以外の端子でも構わない。また，８ビットのシフトレ
ジスタおよび１ビットのラッチは、ｎビット（ｎは自然
数）のシフトレジスタおよびｍビット（ｍは自然数）の
ラッチでも構わない．（発明の効果） 本発明によれば、シフトレジスタおよびこのシフトレジ
スタの出力タイミングで入力データを保持するラッチを
設けることにより、他の目的にも使用する入出力端子を
用いて，容易にテストモードを設定することができ、テ
ストモード設定専用端子が不要となり、入出力端子数の
節約，チップ原価の低下を図ることができ，その実用上
の効果は大である。
第１図は本発明の一実施例における半導体集積回路のテ
スト装置のブロック図，第２図は第１図の信号波形図で
ある。 １ ・・・シフトレジスタ部、 ２・・・ラッチ部，
ａ ・・・クロックパルス， ｂ ・・・第２の入力信
号， Ｃ ・・・シフトレジスタ部１の出力、 ｄ ・
・・第１の入力信号、 ｅ・・・ラッチ部２の出力。
スト装置のブロック図，第２図は第１図の信号波形図で
ある。 １ ・・・シフトレジスタ部、 ２・・・ラッチ部，
ａ ・・・クロックパルス， ｂ ・・・第２の入力信
号， Ｃ ・・・シフトレジスタ部１の出力、 ｄ ・
・・第１の入力信号、 ｅ・・・ラッチ部２の出力。
Claims (1)
- ｎ（ｎは自然数）ビットのシフトレジスタおよび、前記
シフトレジスタの出力のタイミングで入力データを保持
するｍ（ｍは自然数）ビットのラッチを具備することを
特徴とする半導体集積回路のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160849A JPH0326976A (ja) | 1989-06-26 | 1989-06-26 | 半導体集積回路のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160849A JPH0326976A (ja) | 1989-06-26 | 1989-06-26 | 半導体集積回路のテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0326976A true JPH0326976A (ja) | 1991-02-05 |
Family
ID=15723732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160849A Pending JPH0326976A (ja) | 1989-06-26 | 1989-06-26 | 半導体集積回路のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0326976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8882547B2 (en) | 2011-07-11 | 2014-11-11 | Panasonic Corporation | Screw terminal block and attachment plug including the same |
-
1989
- 1989-06-26 JP JP1160849A patent/JPH0326976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8882547B2 (en) | 2011-07-11 | 2014-11-11 | Panasonic Corporation | Screw terminal block and attachment plug including the same |
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