JPS6047440A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6047440A JPS6047440A JP58155004A JP15500483A JPS6047440A JP S6047440 A JPS6047440 A JP S6047440A JP 58155004 A JP58155004 A JP 58155004A JP 15500483 A JP15500483 A JP 15500483A JP S6047440 A JPS6047440 A JP S6047440A
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- JP
- Japan
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- channel transistor
- circuit
- integrated circuit
- semiconductor integrated
- basic
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスク・スライス方式を適用して作成される
半導体集積回路（ＬＳＩ）の改良に関する。
半導体集積回路（ＬＳＩ）の改良に関する。
従来技術と問題点
前記マスク・スライス方式は、トランジスタのバルク部
分、例えばｐウェル拡散領域、ｎウェル拡散領域、ゲー
ト酸化膜、多結晶シリコン股、選択酸化膜、チャネル・
ストッパ、ｎ型或いはｐ型拡散領域などを既定のパター
ン（マスク）を適用して作成したウェハを予め準備して
おき、ユーザから具体的な回路構成が示された際に、そ
れを実現する為に設計した特定のマスク・パターンを用
いて配線作成以降のウェハ処理を行なうことに依り、特
定ユーザの要望を満たすＬＳＩを完成させる方式である
。
分、例えばｐウェル拡散領域、ｎウェル拡散領域、ゲー
ト酸化膜、多結晶シリコン股、選択酸化膜、チャネル・
ストッパ、ｎ型或いはｐ型拡散領域などを既定のパター
ン（マスク）を適用して作成したウェハを予め準備して
おき、ユーザから具体的な回路構成が示された際に、そ
れを実現する為に設計した特定のマスク・パターンを用
いて配線作成以降のウェハ処理を行なうことに依り、特
定ユーザの要望を満たすＬＳＩを完成させる方式である
。
この方式では、配線作成以降の処理のみで特定ＬＳＩを
作成するので、フル・カスタムＬＳＩに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン（マスク）を作成する必要がないので製造原価は低
廉になり、また、トランジスタのパターンが決っている
から間違いが少ないなどの利点がある。
作成するので、フル・カスタムＬＳＩに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン（マスク）を作成する必要がないので製造原価は低
廉になり、また、トランジスタのパターンが決っている
から間違いが少ないなどの利点がある。
ところで、ＬＳＩの集積化が進展するにつれ、一つのチ
ップに一つのシステムの全機能を盛り込んだＬ’ＳＩを
要求するユーザが多くなってきている。
ップに一つのシステムの全機能を盛り込んだＬ’ＳＩを
要求するユーザが多くなってきている。
このような場合、従来のゲート・アレイのようにランダ
ム・ロジック回路のみで１チツプを構成するよりも、寧
ろ、それ等と共にＲＡＭ（ｒａｎｄｏｎ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅ
ｍｏｒｙ）のような記憶回路も同時に搭載することが必
要になってくる。
ム・ロジック回路のみで１チツプを構成するよりも、寧
ろ、それ等と共にＲＡＭ（ｒａｎｄｏｎ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅ
ｍｏｒｙ）のような記憶回路も同時に搭載することが必
要になってくる。
従来の、所謂ＣＭＯＳマスク・スライスは、ゲート・ア
レイと呼ばれているように、バルク部分は、ランダム・
ロジック回路を構成するのに便利であるように作成され
ている。このようなゲート・アレイに記憶回路を搭載す
ることは、やってできないことではないが、その場合、
著しく集積密度が低下したものしか実現することができ
ない。
レイと呼ばれているように、バルク部分は、ランダム・
ロジック回路を構成するのに便利であるように作成され
ている。このようなゲート・アレイに記憶回路を搭載す
ることは、やってできないことではないが、その場合、
著しく集積密度が低下したものしか実現することができ
ない。
また、クロック同期方式で論理回路を制御する方式を採
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
第１図はマスク・スライス方式を適用して形成した一般
的なＬＳＩのパターンを表わず要部平面図である。
的なＬＳＩのパターンを表わず要部平面図である。
図から判るように、チップの周辺部にバンドＰＤの領域
と入力／出力（Ｉ １０）用セルＩＯＣの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列ＢＬＩ、ＢＬ２・・・・
ＢＬｎが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
と入力／出力（Ｉ １０）用セルＩＯＣの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列ＢＬＩ、ＢＬ２・・・・
ＢＬｎが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
第２図は第１図に於いて基本セル列を構成している基本
セルを具体的なバルク・パターンとして表わした要部平
面図である。
セルを具体的なバルク・パターンとして表わした要部平
面図である。
図に於いて、１はｐ型不純物拡散領域、２はｎ型不純物
拡散領域、３Ｇ１及び３Ｇ２ば多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｐ型基板コンタクト・パターン、ＱＰＩ及びＱＰ２は
ｎチャネル・トランジスタ、ＱＮＩ及びＱＮ２はｎチャ
ネル・トランジスタをそれぞれ示している。尚、ｐ型不
純物拡散領域１はｎチャネル・トランジスタＱＰＩ及び
ＱＰ２のソース領域或いはドレイン領域を構成するもの
であり、そして、ｎ型不純物拡散領域２はｎチャネル・
トランジスタＱＮＩ及びＱＮ２のソース領域或いはドレ
イン領域を構成するものである。また、ｎチャネル・ト
ランジスタＱＰＩ及びＱＰ２でｎチャネル・トランジス
タ部分を、ｎチャネル・トランジスタＱＮＩ及びＱＮ２
でｎチャネル・トランジスタ部分をそれぞれ構成してい
る。
拡散領域、３Ｇ１及び３Ｇ２ば多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｐ型基板コンタクト・パターン、ＱＰＩ及びＱＰ２は
ｎチャネル・トランジスタ、ＱＮＩ及びＱＮ２はｎチャ
ネル・トランジスタをそれぞれ示している。尚、ｐ型不
純物拡散領域１はｎチャネル・トランジスタＱＰＩ及び
ＱＰ２のソース領域或いはドレイン領域を構成するもの
であり、そして、ｎ型不純物拡散領域２はｎチャネル・
トランジスタＱＮＩ及びＱＮ２のソース領域或いはドレ
イン領域を構成するものである。また、ｎチャネル・ト
ランジスタＱＰＩ及びＱＰ２でｎチャネル・トランジス
タ部分を、ｎチャネル・トランジスタＱＮＩ及びＱＮ２
でｎチャネル・トランジスタ部分をそれぞれ構成してい
る。
第３図は第２図に関して雛明した基本セルの要部等価回
路図である。
路図である。
図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
さて、前記説明した基本セルを用いて回路を構成するに
は、或基本セル列に於いて縦に並ぶ基本セルのうちの所
要個を以てユニット・セルと呼ばれる小規模な回路、例
えば２人力ＮＡＮＤ回路、２人力ＮＯＲ回路、フリップ
・フロップ回路などを構成し、それ等を基本セル列間に
在る配線領域にアルミニウム（Ａ Ｊ ）配線を２層に
亙り形成することに依り接続して完成するものである。
は、或基本セル列に於いて縦に並ぶ基本セルのうちの所
要個を以てユニット・セルと呼ばれる小規模な回路、例
えば２人力ＮＡＮＤ回路、２人力ＮＯＲ回路、フリップ
・フロップ回路などを構成し、それ等を基本セル列間に
在る配線領域にアルミニウム（Ａ Ｊ ）配線を２層に
亙り形成することに依り接続して完成するものである。
第４図は第２図及び第３図に関して説明した基本セルを
２個用いて２人力ＮＡＮＤ回路とインバ−ク回路を組合
わせた回路を構成した場合のバルク・パターンを表わす
要部平面図であり、第１図乃至第３図に関して説明した
部分と同部分は同記号で指示しである。
２個用いて２人力ＮＡＮＤ回路とインバ−ク回路を組合
わせた回路を構成した場合のバルク・パターンを表わす
要部平面図であり、第１図乃至第３図に関して説明した
部分と同部分は同記号で指示しである。
図に於いて、ＬＡは第１層目のＡβ配線、ＬＢは第２層
目のＡ／！配線、ＮＡは第１層目のＡＩ配線ＬＡと半導
体基板とのコンタクト部分（白丸：０）、ＮＢは第２層
目のＡＩ！配線ＬＢと第１Ｎ目のＡβ配線ＬＡとのコン
タクト部分（二重丸：◎）、■ＤＤは正側電源レベル、
ＶＳＳは接地側電源レベルをそれぞれ示している。
目のＡ／！配線、ＮＡは第１層目のＡＩ配線ＬＡと半導
体基板とのコンタクト部分（白丸：０）、ＮＢは第２層
目のＡＩ！配線ＬＢと第１Ｎ目のＡβ配線ＬＡとのコン
タクト部分（二重丸：◎）、■ＤＤは正側電源レベル、
ＶＳＳは接地側電源レベルをそれぞれ示している。
第５図は第４図に示した回路の要部等価回路図である。
図に於いて、ＮＤは２人力ＮＡＮＤ回路、ＩＮＶはイン
バータ回路、Ａ１及びＡ２は入力信号、Ｘは出力信号を
それぞれ示している。
バータ回路、Ａ１及びＡ２は入力信号、Ｘは出力信号を
それぞれ示している。
ところで、第２図及び第３図に関して説明した基本セル
は、２人力ＮＡＮＤ或いは２人力ＮＯＲ等の論理回路を
作成する場合には有効であるが、ＲＡＭ、ＲＯＭ、）ラ
ンスミッション・ゲート回路等の回路を構成する場合は
、多数を必要としたり、余剰トランジスタが多く生はた
りする欠点がある。
は、２人力ＮＡＮＤ或いは２人力ＮＯＲ等の論理回路を
作成する場合には有効であるが、ＲＡＭ、ＲＯＭ、）ラ
ンスミッション・ゲート回路等の回路を構成する場合は
、多数を必要としたり、余剰トランジスタが多く生はた
りする欠点がある。
例えば、ＲＡＭセルを形成するには、前記基本セルでは
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に２個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に２個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
発明の目的
本発明は、前記の如きマスク・スライス方式を適用して
製造されるＬＳＩを構成する為の基本セルに改良を加え
、従来可能であったＮＡＮＤ或いはＮＯＲ等の論理回路
の作製は勿論のこと、ＲＡＭ、ＲＯＭ、トランスミッシ
ョン・ゲート回路等を少ない基本セル数で容易に構成す
ることができるように、また、余剰トランジスタが生じ
ないようにし、従来技術に依る場合に比較して、占有面
積を少なくしようとするものである。
製造されるＬＳＩを構成する為の基本セルに改良を加え
、従来可能であったＮＡＮＤ或いはＮＯＲ等の論理回路
の作製は勿論のこと、ＲＡＭ、ＲＯＭ、トランスミッシ
ョン・ゲート回路等を少ない基本セル数で容易に構成す
ることができるように、また、余剰トランジスタが生じ
ないようにし、従来技術に依る場合に比較して、占有面
積を少なくしようとするものである。
発明の構成
本発明の半導体集積回路では、チャネルが一方向に並ぶ
ように配列され且つソース領域或いはドレイン領域を共
有すると共にゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなるｎチャネル・トラ
ンジスタ部分と、チャネルが前記一方向と同方向に並ぶ
ように配列され且つソース領域或いはドレイン領域を共
有すると共にゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなり前記ｎチャネル・
トランジスタ部分と平行して配設さたｎチャネル・トラ
ンジスタ部分とからなる基本セルが含まれてなることを
基本構成とし、また、前記基本セルを一方向に並べた複
数列が含まれてなる構成、また、前記基本セルはｎチャ
ネル・トランジスタ部分が一方の側に且つｎチャネル・
トランジスタ部分が他方の側に存在する第１の型及びｎ
チャネル・トランジスタ部分が一方の側に且つｎチャネ
ル・トランジスタ部分が他方の側に存在する第２の型か
らなる構成、更にまた、前記第１の型の基本セルを一方
向に並べた基本セル列と前記第２の型の基本セルを一方
向に並べた基本セル列とを相隣るように配列してなる構
成を採ることに依り、従来の基本セルで有効に形成する
ことができたＮＡＮＤ或いはＮＯＨなどの論理回路は勿
論のこと、ＲＡＭ、ＲＯＭ、トランスミッション・ゲー
ト回路なども少ない基本セル数で、しかも、余剰トラン
ジスタが生じない状態で構成することが−でき、従って
、それ等を小さな占有面積で実現することが可能となる
。
ように配列され且つソース領域或いはドレイン領域を共
有すると共にゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなるｎチャネル・トラ
ンジスタ部分と、チャネルが前記一方向と同方向に並ぶ
ように配列され且つソース領域或いはドレイン領域を共
有すると共にゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなり前記ｎチャネル・
トランジスタ部分と平行して配設さたｎチャネル・トラ
ンジスタ部分とからなる基本セルが含まれてなることを
基本構成とし、また、前記基本セルを一方向に並べた複
数列が含まれてなる構成、また、前記基本セルはｎチャ
ネル・トランジスタ部分が一方の側に且つｎチャネル・
トランジスタ部分が他方の側に存在する第１の型及びｎ
チャネル・トランジスタ部分が一方の側に且つｎチャネ
ル・トランジスタ部分が他方の側に存在する第２の型か
らなる構成、更にまた、前記第１の型の基本セルを一方
向に並べた基本セル列と前記第２の型の基本セルを一方
向に並べた基本セル列とを相隣るように配列してなる構
成を採ることに依り、従来の基本セルで有効に形成する
ことができたＮＡＮＤ或いはＮＯＨなどの論理回路は勿
論のこと、ＲＡＭ、ＲＯＭ、トランスミッション・ゲー
ト回路なども少ない基本セル数で、しかも、余剰トラン
ジスタが生じない状態で構成することが−でき、従って
、それ等を小さな占有面積で実現することが可能となる
。
発明の実施例
第６図は本発明の一実施例を具体的なバルク・パターン
として表した要部平面図であり、第１図乃至第５図に関
して説明した部分と同部分は同記号で指示しである。
として表した要部平面図であり、第１図乃至第５図に関
して説明した部分と同部分は同記号で指示しである。
本実施例が第２図及び第３図に関して説明した従来例と
相違する点は、ｎチャネル・トランジスタＱＰＩ及びＱ
Ｐ２及びｎチャネル・トランジスタＱＮＩ及びＱＮ２の
それぞれが独立したゲート電極３Ｇ１．３Ｇ２．３Ｇ３
，３０４を有していることである。尚、ＢＬは基本セル
列を指示している。
相違する点は、ｎチャネル・トランジスタＱＰＩ及びＱ
Ｐ２及びｎチャネル・トランジスタＱＮＩ及びＱＮ２の
それぞれが独立したゲート電極３Ｇ１．３Ｇ２．３Ｇ３
，３０４を有していることである。尚、ＢＬは基本セル
列を指示している。
第７図は本発明の他の実施例を具体的なバルク・パター
ンとして表わした要部平面図であり、第１図乃至第６図
に関して説明した部分と同部分は同記号で指示しである
。
ンとして表わした要部平面図であり、第１図乃至第６図
に関して説明した部分と同部分は同記号で指示しである
。
本実施例に於いて、基本セル列ＢＬＩに属する基本セル
は、図に向かって左側にｎチャネル・トランジスタＱＰ
Ｉ及びＱＰ２が、また、右側にｎチャネル・トランジス
タＱＮＩ及びＱＮ２がそれぞれ配列されている。また、
基本セル列ＢＬ２に属する基本セルは、図に向かって左
側にｎチャネル・トランジスタＱＮＩ及びＱＮ２が、ま
た、右側にｎチャネル・トランジスタＱＰＩ及びＱＰ２
がそれぞれ配列されている。
は、図に向かって左側にｎチャネル・トランジスタＱＰ
Ｉ及びＱＰ２が、また、右側にｎチャネル・トランジス
タＱＮＩ及びＱＮ２がそれぞれ配列されている。また、
基本セル列ＢＬ２に属する基本セルは、図に向かって左
側にｎチャネル・トランジスタＱＮＩ及びＱＮ２が、ま
た、右側にｎチャネル・トランジスタＱＰＩ及びＱＰ２
がそれぞれ配列されている。
この基本セル列ＢＬＩに属しているような基本セルを第
１の型、基本セル列１３Ｌ２に属しているような基本セ
ルを第２の型とする。
１の型、基本セル列１３Ｌ２に属しているような基本セ
ルを第２の型とする。
後に説明するが、ｎチャネル・トランジスタ部分とｎチ
ャネル・トランジスタ部分の位置が入れ替ったに過ぎな
い第１の型の基本セルと第２の型の基本セルを混在させ
た場合、極めて大きな効果が得られる。
ャネル・トランジスタ部分の位置が入れ替ったに過ぎな
い第１の型の基本セルと第２の型の基本セルを混在させ
た場合、極めて大きな効果が得られる。
第８図は本発明の実施例を具体的なバルク・パターンと
して表わした要部平面図であり、第１図乃至第７図に関
して説明した部分と同部分は同記号で指示しである。
して表わした要部平面図であり、第１図乃至第７図に関
して説明した部分と同部分は同記号で指示しである。
この実施例は、第７図に見られる実施例を若干ずらせて
表わしただけであり、従って、基本セル列ＢＬＩは一部
のみが示され、また、新たに基本セル列Ｂ Ｌ ３の一
部が現われていて、基本的には第７図の実施例と同じで
ある。
表わしただけであり、従って、基本セル列ＢＬＩは一部
のみが示され、また、新たに基本セル列Ｂ Ｌ ３の一
部が現われていて、基本的には第７図の実施例と同じで
ある。
第９図は本発明の実施例を具体的なバルク・パターンと
して表わした要部平面図であり、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示しである。
して表わした要部平面図であり、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示しである。
この実施例も、第７図に見られる実施例をより広い範囲
に表わしたものである。
に表わしたものである。
次に、前記第６図乃至第９図に関して説明した基本セル
を用いて種々の回路を構成する場合を例示して解説する
。
を用いて種々の回路を構成する場合を例示して解説する
。
第１０図は８トランジスタ部分Ｍセルを構成した場合の
バルク・パターンを表わす要部平面図であり、第１図乃
至第９図に関して説明した部分と同部分は同記号で指示
しである。
バルク・パターンを表わす要部平面図であり、第１図乃
至第９図に関して説明した部分と同部分は同記号で指示
しである。
図に於いて、ＱＰＩＩ、ＱＰ１２．ＱＰ１３゜ＱＰ１４
ばｎチャネル・トランジスタ、ＱＮＩＩ。
ばｎチャネル・トランジスタ、ＱＮＩＩ。
ＱＮ１２．ｃｕｂ３．ＱＮ１４はｎチャネル・トランジ
スタ、Ｄｉは入力データ信号、■ゴは反転入力データ信
号、■は反転出力データ信号、“Ｗ”Ｗは書き込みワー
ド線、ＷＲＤは読み出しワード線、ＮＴは外部端子（三
角：△）をそれぞれ示している。尚、本実施例に於ける
配線やコンタクトの関係は第４図に表わしたところと全
く同様である。
スタ、Ｄｉは入力データ信号、■ゴは反転入力データ信
号、■は反転出力データ信号、“Ｗ”Ｗは書き込みワー
ド線、ＷＲＤは読み出しワード線、ＮＴは外部端子（三
角：△）をそれぞれ示している。尚、本実施例に於ける
配線やコンタクトの関係は第４図に表わしたところと全
く同様である。
第１１図は第１０図に示した実施例の要部等価回路図で
あり、第１図乃至第１０図に関して説明した部分と同部
分は同記号で指示しである。
あり、第１図乃至第１０図に関して説明した部分と同部
分は同記号で指示しである。
図に於いて、ＩＮＶＩ及びＩＮＶ２はインバータ回路で
ある。
ある。
第１０図及び第１１図に関し゛ζ説明した実施例では、
ｎチャネル・トランジスタＱＰＩＩ及びｎチャネル・ト
ランジスタＱＮＩＩでインバータ回路ＩＮＶＩを、また
、ｎチャネル・トランジスタＱＰ１２及びｎチャネル・
トランジスタＱＮ１２でインパーク回路ＩＮＶ２を構成
している。
ｎチャネル・トランジスタＱＰＩＩ及びｎチャネル・ト
ランジスタＱＮＩＩでインバータ回路ＩＮＶＩを、また
、ｎチャネル・トランジスタＱＰ１２及びｎチャネル・
トランジスタＱＮ１２でインパーク回路ＩＮＶ２を構成
している。
図から判るように、本実施例では、３個の基本セルを用
いているが、第２図及び第３図に関して説明した従来の
基本セルで同じものを構成するには４個を必要とする。
いているが、第２図及び第３図に関して説明した従来の
基本セルで同じものを構成するには４個を必要とする。
第１２図はトランスミッション・ゲート回路及び２人力
ＮＡＮＤ回路及び２人力ＮＯＲ回路を構成した場合のバ
ルク・パターンを表わす要部平面図であり、第１図乃至
第１１図に関して説明した部分と同部分は同記号で指示
しである。
ＮＡＮＤ回路及び２人力ＮＯＲ回路を構成した場合のバ
ルク・パターンを表わす要部平面図であり、第１図乃至
第１１図に関して説明した部分と同部分は同記号で指示
しである。
図に於いて、５はトランスミッション・ゲート回路部分
、６は２人力ＮＡＮＩ）回路部分、７は２人力ＮＯＲ回
路部分、Ａは入力信号、Ｘば出力信号、ＣＫはクロック
信号、百下は反転クロック信号、ＩＮＩ及びＩＮ２は入
力信号端子、ＯＵＴば出力信号端子をそれぞれ示してい
る。
、６は２人力ＮＡＮＩ）回路部分、７は２人力ＮＯＲ回
路部分、Ａは入力信号、Ｘば出力信号、ＣＫはクロック
信号、百下は反転クロック信号、ＩＮＩ及びＩＮ２は入
力信号端子、ＯＵＴば出力信号端子をそれぞれ示してい
る。
第１３図はトランスミッション・ゲート回路部分５の要
部等価回路図、第１４図は２人力ＮＡＮＤ回路部分６の
要部等価回路図、第１５図は２人力Ｎ ＯＲ回路部分７
の要部等価回路図であり、第１２図に関して説明した部
分と同部分は同記号で指示しである。
部等価回路図、第１４図は２人力ＮＡＮＤ回路部分６の
要部等価回路図、第１５図は２人力Ｎ ＯＲ回路部分７
の要部等価回路図であり、第１２図に関して説明した部
分と同部分は同記号で指示しである。
図から判るように、トランスミ・フシジン・デー１−回
路部分５を構成するには、１個の基本セルを用いるのみ
で足りるが、従来の基本セルでは２（固が必要である。
路部分５を構成するには、１個の基本セルを用いるのみ
で足りるが、従来の基本セルでは２（固が必要である。
また、２人力ＮＡＮＤ回路部分６及び２人力ＮＯＲ回路
部分７は従来同様に１個の基本セルで構成することがで
きる。
部分７は従来同様に１個の基本セルで構成することがで
きる。
さて、ここで注目すべきは、２人力ＮＡＮＤ回路部分６
及び２人力ＮＯＲ回路部分７である。
及び２人力ＮＯＲ回路部分７である。
即ち、配線パターンが全く同じであるにも拘わらず、第
１の型の基本セルと第２の型の基本セルを使い分りるの
めで異種の回路が構成できるものである。
１の型の基本セルと第２の型の基本セルを使い分りるの
めで異種の回路が構成できるものである。
面、前記各実施例ではゲート電極に多結晶シリコンを用
いているが、これに限らず、例えば高融点金属シリサイ
ドなどを使用することもできる。
いているが、これに限らず、例えば高融点金属シリサイ
ドなどを使用することもできる。
発明の効果
本発明に依る半導体集積回路では、チャネルが一方向に
並ぶように配列され且つソース領域或いはドレイン領域
を共有すると共にゲート電極をそれぞれ独立して有する
２個のｐチャネル・トランジスタからなるｐチャネル・
トランジスタ部分と、チャネルが一方向に並ぶように配
列され且つソース領域或いはドレイン領域を共有すると
共にゲート電極をそれぞれ独立して有する２個のｎチャ
ネル・トランジスタからなり前記ｐチャネル・トランジ
スタ部分と平行して配設されたｎチャネル・トランジス
タ部分とからなる基本セルが含まれてなる構成を基本と
し、これに依り、従来の基本セルで都合良く作成できた
２人力ＮＡＮＤ回路や２人力ＮＯＲ回路は勿論のこと、
ＲＡＭ、ＲＯＭ、トランスミッション・ゲート回路も少
ない基本セルで容易に構成することができる。また、前
記第１の型の基本セルを配列した基本セル列と前記第２
の型の基本セルを配列した基本セル列とを交互に配列し
て使い分けすることに依り、前記２人力ＮＡＮＤ回路と
２人力ＮＯＲ回路とを同じ配線パターンで形成すること
ができる。更にまた、回路を構成した場合、余剰のトラ
ンジスタが発生することは殆どない。
並ぶように配列され且つソース領域或いはドレイン領域
を共有すると共にゲート電極をそれぞれ独立して有する
２個のｐチャネル・トランジスタからなるｐチャネル・
トランジスタ部分と、チャネルが一方向に並ぶように配
列され且つソース領域或いはドレイン領域を共有すると
共にゲート電極をそれぞれ独立して有する２個のｎチャ
ネル・トランジスタからなり前記ｐチャネル・トランジ
スタ部分と平行して配設されたｎチャネル・トランジス
タ部分とからなる基本セルが含まれてなる構成を基本と
し、これに依り、従来の基本セルで都合良く作成できた
２人力ＮＡＮＤ回路や２人力ＮＯＲ回路は勿論のこと、
ＲＡＭ、ＲＯＭ、トランスミッション・ゲート回路も少
ない基本セルで容易に構成することができる。また、前
記第１の型の基本セルを配列した基本セル列と前記第２
の型の基本セルを配列した基本セル列とを交互に配列し
て使い分けすることに依り、前記２人力ＮＡＮＤ回路と
２人力ＮＯＲ回路とを同じ配線パターンで形成すること
ができる。更にまた、回路を構成した場合、余剰のトラ
ンジスタが発生することは殆どない。
第１図はゲート・アレイの要部平面図、第２図は従来の
基本セルのバルク・パターンを表わす要部平面図、第３
図は第２図に示した基本セルの要部等価回路図、第４図
は従来の基本セルを用いて２人力ＮＡＮＤ回路とインバ
ータ回路を構成した場合のバルク・パターンを表わす要
部平面図、第５図は第４図に示した回路の要部等価回路
図、第６図は本発明に於ける基本セルのバルク・パター
ンを表わす要部平面図、第７図は本発明の他の実施例に
於けるバルク・パターンを表わす要部平面図、第８図及
び第９図は第７図に見られる実施例と同様な実施例のバ
ルク・パターンを表わす要部平面図、第１０図はＲＡＭ
を構成した場合のバルク・パターンを表わす要部平面図
、第１１図は第１０図に示した実施例の要部等価回路図
、第１２図はトランスミッション・ゲート回路及び２人
力ＮＡＮＤ回路及び２人力ＮＯＲ回路を構成した場合の
バルク・パターンを表わす要部平面図、第１３図及び第
１４図及び第１５図は第１２図に示した実施例の要部等
価回路図である。 図に於いて、ＢＬ、ＢＬＩ、ＢＬ２・・・・ＢＬｎは基
本セル列、Ｑ、ＰＬ及びＱＰ２はｐチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２ばｎチャネル・トランジスタ、
１はｎ型不純物拡散領域、２はｎ型不純物拡散領域、３
Ｇ１．３Ｇ２．３Ｇ３゜３Ｇ４は多結晶シリコン・ゲー
ト電極、４ＣＮはｎ型基板コンタクト領域、４ＣＰはｐ
型基板二２ンタクト領域、ＬＡは第１層目のＡ（配線、
Ｌ １３は第２層目のＡβ配線、ＮＡは第１層目のＡ７
！配線ＬＡと半導体基板とのコンタクト部分（白丸二〇
）、ＮＢは第２層目のＡＮ配線ＬＢと第１層目のＡβ配
線ＬＡとのコンタクト部分（二重丸：◎）、■ＤＤは正
側電源レヘル、ＶＳＳは接地側電源レベル、ＮＤは２人
力ＮＡＮＤ回路、ＩＮＶはインバータ回路、Ａ１及びＡ
２は入力信号、Ｘは出力信号、ＱＰＩ １．ＱＰＩ２．
ＱＰＩ３．ＱＰＩ４はｎチャネル・トランジスタ、ＱＮ
Ｉ １ 、 ＱＮＩ ２’、 ＱＮＩ３．ＱＮＩ４はｎ
チャネル・トランジスタ、Ｄｉは入力データ信号、Ｄｉ
は反転入力データ信号、Ｄｏは反転出力データ信号、Ｗ
Ｗは書き込みワード線、ＷＲＤは読み出し信号、ＮＴは
外部端子（三角：△）、ＩＮＶＩ及びＩ Ｎ Ｖ−２は
インバータ回路、５はトランスミッション・ゲート回路
、６は２人力ＮＡＮＤ回路部分、７ば２人力ＮＯＲ回路
部分、Ａは人力信号、Ｘは出力信号、ＣＫはクロック信
号、τＹは反転クロック信号、ＩＮＩ及びＩＮ２は入力
信号端子、ＯＵＴは出力信号端子である。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 × 第５図 第６図 日１ ＝＝＝］ 第７図 特開昭ｅｏ−４７４４ｔｔ（８ン −１９４− 第１３図 第１４図 第１５図
基本セルのバルク・パターンを表わす要部平面図、第３
図は第２図に示した基本セルの要部等価回路図、第４図
は従来の基本セルを用いて２人力ＮＡＮＤ回路とインバ
ータ回路を構成した場合のバルク・パターンを表わす要
部平面図、第５図は第４図に示した回路の要部等価回路
図、第６図は本発明に於ける基本セルのバルク・パター
ンを表わす要部平面図、第７図は本発明の他の実施例に
於けるバルク・パターンを表わす要部平面図、第８図及
び第９図は第７図に見られる実施例と同様な実施例のバ
ルク・パターンを表わす要部平面図、第１０図はＲＡＭ
を構成した場合のバルク・パターンを表わす要部平面図
、第１１図は第１０図に示した実施例の要部等価回路図
、第１２図はトランスミッション・ゲート回路及び２人
力ＮＡＮＤ回路及び２人力ＮＯＲ回路を構成した場合の
バルク・パターンを表わす要部平面図、第１３図及び第
１４図及び第１５図は第１２図に示した実施例の要部等
価回路図である。 図に於いて、ＢＬ、ＢＬＩ、ＢＬ２・・・・ＢＬｎは基
本セル列、Ｑ、ＰＬ及びＱＰ２はｐチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２ばｎチャネル・トランジスタ、
１はｎ型不純物拡散領域、２はｎ型不純物拡散領域、３
Ｇ１．３Ｇ２．３Ｇ３゜３Ｇ４は多結晶シリコン・ゲー
ト電極、４ＣＮはｎ型基板コンタクト領域、４ＣＰはｐ
型基板二２ンタクト領域、ＬＡは第１層目のＡ（配線、
Ｌ １３は第２層目のＡβ配線、ＮＡは第１層目のＡ７
！配線ＬＡと半導体基板とのコンタクト部分（白丸二〇
）、ＮＢは第２層目のＡＮ配線ＬＢと第１層目のＡβ配
線ＬＡとのコンタクト部分（二重丸：◎）、■ＤＤは正
側電源レヘル、ＶＳＳは接地側電源レベル、ＮＤは２人
力ＮＡＮＤ回路、ＩＮＶはインバータ回路、Ａ１及びＡ
２は入力信号、Ｘは出力信号、ＱＰＩ １．ＱＰＩ２．
ＱＰＩ３．ＱＰＩ４はｎチャネル・トランジスタ、ＱＮ
Ｉ １ 、 ＱＮＩ ２’、 ＱＮＩ３．ＱＮＩ４はｎ
チャネル・トランジスタ、Ｄｉは入力データ信号、Ｄｉ
は反転入力データ信号、Ｄｏは反転出力データ信号、Ｗ
Ｗは書き込みワード線、ＷＲＤは読み出し信号、ＮＴは
外部端子（三角：△）、ＩＮＶＩ及びＩ Ｎ Ｖ−２は
インバータ回路、５はトランスミッション・ゲート回路
、６は２人力ＮＡＮＤ回路部分、７ば２人力ＮＯＲ回路
部分、Ａは人力信号、Ｘは出力信号、ＣＫはクロック信
号、τＹは反転クロック信号、ＩＮＩ及びＩＮ２は入力
信号端子、ＯＵＴは出力信号端子である。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 × 第５図 第６図 日１ ＝＝＝］ 第７図 特開昭ｅｏ−４７４４ｔｔ（８ン −１９４− 第１３図 第１４図 第１５図
Claims (4)
- （１）チャネルが一方向に並ぶように配列され且つソー
ス領域或いはドレイン領域を共有すると共にゲート電極
をそれぞれ独立して有する２個のｎチャネル・１〜ラン
ジスタからなるｎチャネル・トランジスタ部分と、チャ
ネルが前記一方向と同方向に並ぶように配列され且つソ
ース領域或いはドレイン領域を共有すると共にゲート電
極をそれぞれ独立して有する２個のｎチャネル・トラン
ジスタからなり前記ｎチャネル・トランジスタ部分と平
行して配設されたｎチャネル・トランジスタ部分とから
なる基本セルが含まれてなることを特徴とする半導体集
積回路。 - （２）前記基本セルを一方向に並べた複数列が含まれて
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路。 - （３）前記基本セルはｎチャネル・トランジスタ部分が
一方の側に且つｎチャネル・トランジスタ部分が他方の
側に存在する第１の型及びｎチャネル・トランジスタ部
分が一方の側に且つｎチャネル・トランジスタが他方の
側に存在する第２の型からなることを特徴とする特許請
求の範囲第１項記載の半導体集積回路。 - （４）前記第１の型の基本セルを一方向に並べた基本セ
ル列と前記第２の型の基本セルを該一方向と同方向に並
べた基本セル列とを相隣るように配列してなることを特
徴とする特許請求の範囲第３項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155004A JPS6047440A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155004A JPS6047440A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047440A true JPS6047440A (ja) | 1985-03-14 |
Family
ID=15596589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155004A Pending JPS6047440A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| JPH0532943U (ja) * | 1991-10-01 | 1993-04-30 | 株式会社第一工房 | 空調機の天井部吹出口構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196556A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58107648A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 集積回路装置 |
| JPS58139445A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
| JPS5944859A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 基本セル |
-
1983
- 1983-08-26 JP JP58155004A patent/JPS6047440A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196556A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58107648A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 集積回路装置 |
| JPS58139445A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
| JPS5944859A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 基本セル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| JPH0532943U (ja) * | 1991-10-01 | 1993-04-30 | 株式会社第一工房 | 空調機の天井部吹出口構造 |
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