JPH03266047A - データ書込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 メモリにバスを介して接続された情報処理装置の書込鼎
制御方式に関し、 ソフトウェアによりアドレス境界を意識することなくメ
モリライトが行なえ、またアドレス境界を跨がないライ
トアクセスは遅くなることがないようにすることを目的
とし、 メモリとバスにより接続されたデータ処理装置における
データ書込み制御方式であって、次の事項、■データバ
ス幅の２倍以上の容量を有し、データ処理装置からのラ
イトデータを保持するデータバッファを持つ、■データ
処理装置からのライトアドレスを保持するアドレスバッ
ファを持つ、■データ処理装置からのライトデータ輻を
保持するサイズバッファを持つ、■データ処理装置から
のライトデータを、ライトアドレスの前記容量の剰余だ
けサーキュラシフトしてデータバッファにセットするサ
ーキュラシフタを持つ、■ライトアドレスとライトサイ
ズにより、ライトアクセスがアドレス境界に跨ることを
検出するバウンダリチェック回路を持ち、跨りが検出さ
れるとき、１回目のライトアクセスのあと、データ処理
装置のクロックを１サイクル抑止すると共に、ライトア
クセスをもう一度行なう、■ライトサイズバス上に送出
するライトサイズは、跨りがない場合はサイズバッファ
の値であり、跨りがある場合は、１回目はｋ−ライトア
ドレスのｋの剰余、２回目はサイズバッファの値−１回
目のライトサイズとする、■アドレス境界ヒに送出する
ライトアドレスは、跨りがない場合はアドレスバッファ
の値であり、跨りがある場合は、１回目はアドレスバッ
ファの値、２回目はそれを次のアドレス境界へ更新した
値とする、■データバス上へ送出するライトデータは、
跨りがない場合はデータバッファの上位に分、跨りがあ
る場合は、１回目はデータバッファの上位に分、２回目
は下位に分とする、を有する構成とする。

［産業上の利用分野］ 本発明は、メモリにバスを介して接続された情報処理装
置の書込み制御方式に関する。

プロセサにおいては、メモリアクセスは非常に頻度が高
く、その高速化が重要である。

また、連続するメモリ領域に続けてアクセスする場合も
多く、プログラムの作成を容易にし、異なるメモリバス
輻をもつ装置間でのプログラムの互換性を容易にするた
めにも、ソフトがアドレス境界を意識する必要のないこ
とが要求される。しかも、アドレス境界をまたがってア
クセスを行っても、性能の低下が最小限に抑えられるこ
とが要求される。

（従来の技術〕 データバスが複数バイト幅を持ち、１回のメモリアクセ
スでその複数バイトがリード／ライトされ、しかしデー
タはバイト単位でリード／ライト可能なシステムがある
。第４図（ａ）　（ｂ）では該複数バイトは４バイトで
あり、メモリＭＥＭはｌアドレスで４バイトがリード／
ライトされる。しかしデータはバイト単位で扱うことが
でき、これはメモリアクセスアドレスは下位２ビツトを
除いたものとし、これでリード／ライトされる４バイト
の各バイトを該下位２ビツトで指定するという方法で可
能である。このシステムではバスアドレスとメモリアド
レスが対応している。即ち３２本（４ハイド）のバス信
号線上の各データは、メモリの１アドレス上の３２ビツ
トと１対ｌ対応している。

このようなシステムでは、メモリアドレスに対応する４
バイトを扱うのは簡単で、リードなら該アドレスでメモ
リＭＥＭを続出し、出てきた４バイトをデータバスＤＢ
へ取出せばよく、またライトならデータバスＤＢ上の４
バイトを、メモリＭＥＭのアドレスで選択した記憶位置
へ書込めばよい。これは第３図（ａ）で言えば、アドレ
ス０〜３４〜７．・・・・・・（これは前記下位２ビツ
トのアドレスで表わされるもの）の４バイトデータを単
位としてリードライトすることに相当する。

データはバイト単位で扱うから、上記のようなＯ〜３，
４〜７．・・・・・・各４バイト単位でなく、３と４の
２バイトをリード／ライトする、こともある。これを行
なうには、リードなら、０〜３を読出してそのうちの３
を選択し、また４〜７を読出してそのうちの４を選択す
る、という処理になる。

またライトなら、メモリに１バイトライト、２バイトラ
イト、・・・・・・４バイトライトという機能があるか
らそれを利用して、１回目のメモリアクセスで３を該当
位置ヘライトし、２回目のメモリアクセスで４を該当位
置ヘライトする、という処理になる。４バイトアクセス
だけなら、０〜３を読出し、そのうちの３を新データで
置換え、結果を読出したアドレスヘライトし、また４〜
７を読出し、そのうちの４を新データで置換え、結果を
読出したアドレスヘライトし、などという処理になる。

このように、３と４の間、７と８の間のようなアドレス
境界に跨るアクセスをするときは、アドレス境界に跨ら
ない（アドレス境界で区切れている）アクセスをする場
合とは異なった処理になり、複雑になる。

〔発明が解決しようとする課題〕

従来においては、プロセッサがデータを書き込む場合に
は、そのアドレスをソフトウェアまたはファームウェア
によりチエツクし、バスの境界に跨る場合には、２回に
分けてアクセスを行うようにし、各アクセスのアドレス
の更新、ライトサイズの決定等をプログラムで行ってい
た。

従って、アドレスをレジスタにロードし、その下位ビッ
トでバス幅の境界を跨るかどうかチエツクし、跨る場合
には、１回目のライトサイズを計算し、ライトアクセス
を行い、次にアドレスの更新を行ってから２回目のライ
トサイズを計算し、２回目のライトを行う。

このソフトウェアによりアドレスをチエツクしてメモリ
ライドリクエストを発行する場合の問題点は、単純なメ
モリライトであるにもかかわらず、ステップ数がかなり
大きくなり、ライトが完了するまでの時間が非常に大き
くなってしまうことである。またくファームウェアでア
ドレスチエツクを行う場合には、メモリライトを行う命
令の最初で、必ずアドレス境界のチエツクを行うため、
アドレス境界に跨らないライト命令まで遅くなってしま
うことである。

本発明はか−る点を改善し、ソフトウェアによりアドレ
ス境界を意識することなくメモリライトが行なえ、また
アドレス境界を跨がないライトアクセスは遅くなること
がないようにすることを目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明ではデータ書込み制御に、サ
ーキュラシフタ１２、データバッファ１３、アドレスバ
ッファ１４、サイズバッファ１６、バウンダリチェック
回路１７を用いる。

データバッファ１３は、データバスＤＢのバス幅にの２
倍以上の容量ｊを持つ。前述の例ではバス幅には４バイ
ト、容量ｊは８バイトである。データ処理装置ｔ（ＣＰ
Ｕ）１１のデータ幅は、バス幅に等しく、本例では４バ
イトである。

サーキュラシフタ１２はＣＰＬＩＩＩからの４バイトデ
ータを受け、ライトアドレスの容量ｊの剰余だけシフト
して、例えばライトアドレスが３なら８（ｊ）−３＝５
だけシフトしてデータバッファ１３にセットする。

バウンダリチェック回路１７は、ライトアドレスとライ
トサイズにより、ライＩ・アクセスがアドレス境界に跨
るか否かをチエツクする。例えばライトアドレスの下位
２ビツトがＯｏで、ライトサイズが４バイトなら、ライ
トアクナスがアドレス境界に跨ることはない、であり、
ライトアドレスが３でライトサイズが２なら、ライトア
クセスがアドレス境界に跨る、であり、バウンダリチェ
ック回路１７はか−る跨る／跨らないを検出する。

跨るとき、バウンダリチェック回路１７の出力ＷＣは例
えば１１跨らないときその反対の０である。

跨るとき、ＣＰＵのクロックＣＬＫを１サイクル抑止し
て、ライトアクセスをもう一度行なわせる。

データライトに当ってはデータバスＤＢへライトデータ
を、アドレスバスＡＢへライトアドレスを、ライトサイ
ズバスＷＳＢへライトサイズバスせる。ＷＳＢへのせる
ライトサイズは、跨らないときサイズバッファ１６の値
、跨るとき、１回目はｋ−ライトアドレスのｋの剰余、
２回目はサイズバッファの値−１回目のライトサイズで
ある。

またＡＢへのせるライトアドレスは、跨らないとき、ア
ドレスバッファの値、跨るとき、１回目はアドレスバッ
ファの値、２回目はそれを次のアドレス境界へ更新した
値である。またＤＢへのせるライトデータは、跨らない
とき、データバッファの上位にバイト、跨るとき、１回
目はデータバッファの上位にバイト、２回目は下位にバ
イトである。

〔作用〕

この構成によれば、ＣＰ’（ｊｌｌがライトデータＤ１
ライトアドレスＡＤＤ、ライトサイズＳＺを出力するだ
けで、アドレス境界に跨らないなら１回のライトアクセ
スで、跨るなら２回のライトアクセスで、ライトデータ
をその２回用に分け、ライトアドレスもその２回用に更
新して、データ書込みをすることができる。

アドレス境界に跨る／跨らないは、バウンダリチェック
回路１７が判定し、その結果によりセレクタ１Ｂ、１９
．１０がデータ、アドレス、サイズ選択を行なう。

この方式では、ソフトによるアドレス境界判定などのサ
イクルは入らないから、迅速なライトアクセスが可能で
ある。

〔実施例〕

第１図を詳述すると、ＣＰＵＩＩはライトアクセスによ
り、ライトアドレスＡＤＤとライトデータＤ、ライトバ
イト数（ライトサイズ）ＳＺを生成する。サーキュラ−
バレルシフタ１２はアドレスＡＤＤの値により、ライト
データＤをメモリパス十のライト位置にサーキュラシフ
トする。ライトデータＤを保持するデータバッファ１３
は、ライト命令により該データをセットされる。アドレ
スデータを保持するアドレスバッファ１４は、ライト命
令によりアドレスＡＤＤをセットされる。

クロック制御回路１５は、ＣＰＬＩに入力されるクロッ
クＣＬＫを、バウンダリチェック回路】７の出力により
ディセーブルする。ライトデータ幅を保持するライトサ
イズバッファ１６はライト命令によりライトサイズＺを
セットされる。バウンダリチェック回路１７は、ライＩ
・アドレスＡＤＤとライトデータ幅ＳＺにより、ライト
アドレスがバスアドレス境界に跨るかどうかをチエック
する回路であり、その結果の信号ＷＣで、プロセッサの
クロックＣＬＫの制御、バスに出力するデータ／アドレ
ス／ライトサイズの選択を行う。データセレクト１８は
、バスに出力するデータを選択する回路で、ライトアド
レスＡＤＤと、回路１７の境界チエツクの結果により、
バスに送出するライトデータを選択する。アドレスセレ
クト１９はバスに出力するアドレスを選択する回路で、
十記境界チエツクの結果により送出するアドレスを選択
する。サイズセレクト１０は、バスに出力するライトサ
イズを選択する回路で、ト記アドレスＡＤＤと、境界チ
エツクの結果により、バスに出力するライトサイズを選
択する。

ＣＰＬＪＩＩが３２ビツトタイプであると、バス幅は：
う２ビツト（４バイト）であり、ライトデータが２バイ
ト、１バイト、３バイトなどであれば第３図に示すよう
にこれらは一端から詰めた形、−ＩＩには右詰めで出力
する。サーキュラシフタ１２はこれを受け、ライトアド
レスの下位ビット本例では下位２ビツトに従ってシフト
する。例えば前記の例のように２バイトのデータＤ１と
り、をアドレス：（と４にライトする場合は、３回シフ
トして第３図の１２ａの状態にする。データバッファに
パス幅の２倍（２倍以ヒでもよいが）の容量を持たせて
おき、２分すると、その一方１３ａの右端（アドレス３
）にデータＤ、が、その他方１３ｂの左端（アドレス０
）にデータＤ２がくる。

従って１回目のライトは］　３　ａを用いて、また２回
目のライトは１３ｂを用いて行なえば、所望のライトを
行なうことができる。サーキュラシフタ１２とデータバ
ッファ１３はか〜る機能を持ち、データセレクト１８は
１３ａ、１３ｂの選択を行なう。

全体を通して説明すると、ＣＰＬＪライト命令により、
データバッファ１３、アドレスバッファ１４、およびサ
イズバッファ１６がセットされる。

このｐｊｌｃＰυからのライトデータはサーキュラシフ
タ１２でシフトされる。前記の例ではこのシフト回数は
３であるが、これはデータバッファ１３の容量８バイト
、ライトアドレス３、ライトサイズ２から８−３−２と
して計算できる。なお第３図の右詰めにするまでのシフ
ト回数も加えると、シフト回数は８−３＝５になる（詳
しくはＤｌについては８−３．Ｄｔについては８−４）
。アドレスバッファ１４とサイズバッファ１６へは、プ
ロセッサからのライトアドレス、ライトデータ幅がその
ま一セットされる。

バウンダリチェック回路１７は、ライトアドレスにライ
トサイズを加算し、加算結果の下位ｌｏｇ。

ｋビット目からのキャリーをチエツクし、このキャリー
が１で、ライトアクセスがあったとき、制御信号ＷＣを
１サイクル後に１サイクルだけ送出する。こ−でｋはバ
ス幅で、本例では４である。

従って下位ｌｏｇ、　ｋビット目は本例では下位２ビツ
ト目であり、ライトアドレスは３（２進で１１、上位ビ
ットは省略）、ライトサイズは２（２進のｌＯ）なら１
１＋１０＝１０１で、下位２ビツト目からキャリー１が
出る。これはバスのアドレス境界に跨ることを示す。

バスのアドレス境界に跨らないライトアクセスの場合は
キャリーはＯで（キャリーはなく）、ＣＰＵからのアド
レス、ライトサイズ、ライトデータは各々のバッファに
セットされた後、そのま−（所要のデータシフトはある
）アドレスＡＢ、ライトサイズバスＷＳＢ、データバス
ＤＢトに送出される。

バスのアドレス境界に跨るライトアクセスの場合、アド
レス境界までのライトデータとライトアドレスが、バッ
ファにセットされた後の、そのま−バストに送出される
。ライトサイズとしては（ｋ−ライトアドレス）が、バ
スに送出される。

そして、その次のサイクルで制御信号ＷＣがオンになり
、ＣＰＵのクロックが抑止され、またライトアドレスは
アドレスＡＤＤをアドレス境界まで更新した値がバスー
ヒに送出され、更にライトデータはアドレス境界を越え
た傾城へのライトデータがセレクトされてバストへ送出
される。ライトサイズについても、制御信号ＷＣがオン
のときは、ライトサイズＳＺから１回目のライトサイズ
を差し引いた値をバスヒヘ送出する。

これを第３図で説明すると、アドレス境界までのライト
データＤ１　と、ライトアドレス３と、ライトサイズ１
＝４−３がバスに送出されて１回目のライトが行なわれ
、然る後ライトはまだ未了なのでクロック従ってＣＰＵ
動作を停止した状態で、アドレスＡＤＤを４バイト単位
の次の値へ更新して（下位２桁は０）これをバスへ送り
、またデータバッファ１３ｂをセレクトしてそのデータ
Ｄ２をバスへ送り、ライトサイズは残りの２−１＝１と
してバスへ送り、これで２回目のライトを行なう。

第３図の例で、２バイトデータをアドレス１ヘライトす
る場合は、アドレスの境界を跨ぐことはないから１回の
アクセスでよく、この場合は次のようになる。即ちサー
キュラシフタ１２は８−１−２＝５同シフトしてデータ
Ｄｔ、Ｄｚを１３ａの左から２番目と３番目へ移し、ラ
イトアドレスは１、ライトサイズは２として、ライトを
指示する。

これで残りのライトサイズはＯであるから、終了である
。バウンダリチェックも行なうが、これはライト動作と
並行して行なわれ、従ってこのチエツクのためにライト
動作が遅れるようなことはない。

バウンダリチェック回路１７などの具体例を第２図に示
す。データバッファ】３は第３図の１３ａと１３ｂから
なる８バイトレジスタであり、セレクタ１８はその１３
ａ、１３ｂの選択を行なう。

その選択信号はセレクタ２】の出力である。バウンダリ
チェック回路１７は加算器１７ａとフラグ１７ｂで構成
され、加算器１７ａはアドレスバッファ１４の出力とサ
イズバッファ１６の出力とを加算し、下位２ビツト目か
らのキャリーが１のとき、または４バイトライトでライ
トアドレスの下位２ビットが０　（ｌ以外のとき信号Ｃ
を出力し、フラグ１７ｂをセットする。従ってライトア
クセスが４バイト境界を跨ぐ場合は信号Ｃがオンになり
、フラグ１７ｂをセットすると共に、セレクタ１０を操
作してバス上へ送出するライトサイズを、サイズバッフ
ァ１６の値でなくセレクタ２２の出力にする。フラグ１
７ｂは２回目のライトサイクルヲ指示するもので、オン
の間ＣＰＬＩＩＩのクロックを止め、セレクタ２２．１
９．２１を制御する。

このフラグ１７ｂは、ライト１回あたりｌサイクルだけ
オンになることがある。

加減算器２３はライトサイズ士ライトアドレスの下位２
ビット−４を出力する。前記の例なら２十３−４＝１を
出力する。引算器２４は４−ライトアドレス下位２ビツ
トを出力する。前記の例なら４−３＝１を出力する。加
算器１７ａの出力Ｃはオフ（０）のときセレクタ１０に
サイズバッファ１６を選択させ、オンのときセレクタ２
２を選択させ、セレクタ２２はフラグ１７ｂがオフ（１
回目のアクセス）のとき引算器２４を、オン（２回目の
アクセス）のとき加減算器２３を選択する。

加算器２５は、ライトアドレスの下位２ビ・ントを０に
したもの＋４を出力する。即ち、アドレス境界毎のアド
レスを出力する。セレクタ１９はＷＣ＝（ｌのとき（１
回目アクセス）のときアドレスバッファ１４を選択し、
ＷＣ＝　１のとき（２回目アクセス）のとき加算器２５
を選択する。

フラグ出力ＷＣはまたセレクタ２１を操作し、ＷＣ＝Ｏ
で、ライトアドレスの下位から３ビツト目が（）のとき
はデータバッファ１３の上位４バイト（１３ａ）を選択
し、該３ビツト目が１のときはデータバッファ１３の下
位４バイト（１３ｂ）を選択する。ＷＣ＝１のときは、
その反対のライトデータをバス上へ出力する。

フラグ出力ＷＣは更にインヒビットゲートであるクロッ
クコントロール１５を制御し、ＷＣ＝１の間、発振器が
出力するクロックがＣＰＵＩ　１に入力するのを禁止す
る。

ライトアクセスが４バイトバス境界を跨がらない例とし
て、ＣＰＩＪが０番目から４バイトデータをライトする
場合を説明すると、アドレスバッファ１４に下位２ビツ
トがＯのアドレスがセットされ、サイズバッファ１６に
４がセットされる。またライトデータは、ライトアドレ
スの下位２ビツトが０であるからシック】２により４回
シフトされて、８バイトデータバツフア１３に左詰めで
セットされる。加算器１７ａの出力Ｃは、０＋４では下
位２ビツト目からのキャリーはなくまた４ハイドライド
でライトアドレスの下位２ビ・ントが（１であるから、
Ｃ−０であり、バッファ１３，１４゜］６のデータがそ
のま〜バスＤＢ、ＡＢ、ＷＳＢへ出力され、１回のライ
トアクセスで完了となる。

次にライトアクセスが４バイト境界を跨ぐ例として、Ｃ
ＰＵが３番目から４バイトライトする場合の動作を説明
すると、この場合はアドレスバッファ１４に３が、サイ
ズバッファに４がセットされる。ライトデータは、ライ
トアドレスが３であるから８−３−４　＝　１回シフト
されて８バイトデータバツフ、ア１３ヘセットされる。

加算器１７ａの出力Ｃは、４バイトライトでアドレスの
下位２ビツトが０でないのでオンになり、次サイクルで
フラグｌ’ｌｂがセットされると共に、ライトサイズは
最初は引算器２４の値１、次は加減算器２３の値３にな
る。

ライトアドレスは、最初はＷＣ＝Ｏであるからアドレス
バッファ１４の値、次はＷＣ＝　１であるから加算器２
５の値である。ライトデータは最初はＢバイトデータバ
ッファ１；３の上位４バイト、次は下位４バイトである
。

（発明の効果〕 以上説明したよにろ、本発明によれば、ソフトウェアに
よりアドレス境界を意識することなくメモリのライトア
クセスが行える。また、アドレス境界を跨がないライト
アクセスが遅くなることはなく、境界を跨ぐライトアク
セスも、跨がない場合にくらべて１サイクル遅くなるだ
けであり、従来のアドレス判定をしてメモリアクセスす
るのに比べて、格段に速い。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例を示すブロック図、第３図は動
作説明図、 第４図はアドレス境界の説明図である。 第１図で１１はデータ処理装置、ＷＳＢはライトサイズ
バッファ、ＡＢはアドレスバス、ＤＢはデータバスであ
る。

Claims (1)

1. 【特許請求の範囲】 １、メモリとバスにより接続されたデータ処理装置にお
   ける、以下のことを特徴とするデータ書込み制御方式。 〔１〕データバス幅（ｋ）の２倍以上の容量（ｊ）を有
   し、データ処理装置（ＣＰＵ）からのライトデータを保
   持するデータバッファ（１３）を持つ、 〔２〕データ処理装置からのライトアドレスを保持する
   アドレスバッファ（１４）を持つ、 〔３〕データ処理装置からのライトデータ幅を保持する
   サイズバッファ（１６）を持つ、 〔４〕データ処理装置からのライトデータを、ライトア
   ドレスの前記容量（ｊ）の剰余だけサーキュラシフトし
   てデータバッファにセットするサーキュラシフタ（１２
   ）を持つ、 〔５〕ライトアドレスとライトサイズにより、ライトア
   クセスがアドレス境界に跨ることを検出するバウンダリ
   チェック回路（１７）を持ち、跨りが検出されるとき、
   １回目のライトアクセスのあと、データ処理装置のクロ
   ックを１サイクル抑止すると共に、ライトアクセスをも
   う一度行なう、〔６〕ライトサイズバス（ＷＳＢ）上に
   送出するライトサイズは、跨りがない場合はサイズバッ
   ファの値であり、跨りがある場合は、１回目はｋ−ライ
   トアドレスのｋの剰余、２回目はサイズバッファの値−
   １回目のライトサイズとする、 〔７〕アドレスバス（ＡＢ）上に送出するライトアドレ
   スは、跨りがない場合はアドレスバッファの値であり、
   跨りがある場合は、１回目はアドレスバッファの値、２
   回目はそれを次のアドレス境界へ更新した値とする、 〔８〕データバス（ＤＢ）上へ送出するライトデータは
   、跨りがない場合はデータバッファの上位ｋ分、跨りが
   ある場合は、１回目はデータバッファの上位ｋ分、２回
   目は下位ｋ分とする。