JPH04130932A - アドレストレースメモリ - Google Patents
アドレストレースメモリInfo
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- JPH04130932A JPH04130932A JP2253365A JP25336590A JPH04130932A JP H04130932 A JPH04130932 A JP H04130932A JP 2253365 A JP2253365 A JP 2253365A JP 25336590 A JP25336590 A JP 25336590A JP H04130932 A JPH04130932 A JP H04130932A
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007774 longterm Effects 0.000 description 3
- 101100161469 Arabidopsis thaliana ABCB23 gene Proteins 0.000 description 2
- 101100132433 Arabidopsis thaliana VIII-1 gene Proteins 0.000 description 2
- 101100324822 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) fes-4 gene Proteins 0.000 description 2
- 101150115605 atm1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵが実行した命令のアドレスを記録するア
ドレストレースメモリに関する。
ドレストレースメモリに関する。
従来のアドレストレースメモリの一例を第３図に示す。
第３図において、アドレストレースメモリ（ＡＴＭ）２
１はアドレスバス２４とＣＰＵ２２からのフェッチ信号
２６に接続されている。
１はアドレスバス２４とＣＰＵ２２からのフェッチ信号
２６に接続されている。
ＣＰＵ２２はフェッチサイクルにおいて、次に実行され
る命令のオペレーションコード（ＯＰコード）をメモリ
（ＭＥＭ）２３から読み込む（プリフェッチ） この時
、ＣＰＵ２２はプリフェッチするＯＰコードが格納され
ているアドレス（プリフェッチアドレス）をアドレスバ
ス２４に出力する。また、同時にフェッチサイクル中で
あることを示すフェッチ信号２６を出力する。
る命令のオペレーションコード（ＯＰコード）をメモリ
（ＭＥＭ）２３から読み込む（プリフェッチ） この時
、ＣＰＵ２２はプリフェッチするＯＰコードが格納され
ているアドレス（プリフェッチアドレス）をアドレスバ
ス２４に出力する。また、同時にフェッチサイクル中で
あることを示すフェッチ信号２６を出力する。
ＡＴＭ２１の制御回路３０はＣＰＵ２２からのフェッチ
信号２６を受け、プリフェッチアドレスがアドレスバス
２４に出力されていることを知る。すると、制御回路３
０はＲＡＭ３２にプリフェッチアドレスを記憶するよう
に指令する。指令を受けたＲＡＭ３２はカウンタ（ＣＮ
Ｔ）３１の示すカウンタ値と同じアドレスにアドレスバ
ス２４上のプリフェッチアドレスを記憶する。次に、制
御回路３０はＣＮＴ３１に＋１するよう指令を出す。指
令を受けたＣＮＴ３１はカウンタ値を＋１する。＋１し
た時にカウンタ値がＲＡＭ３２の最大アドレスより大き
くなった場合、カウンタ値をＯにする。
信号２６を受け、プリフェッチアドレスがアドレスバス
２４に出力されていることを知る。すると、制御回路３
０はＲＡＭ３２にプリフェッチアドレスを記憶するよう
に指令する。指令を受けたＲＡＭ３２はカウンタ（ＣＮ
Ｔ）３１の示すカウンタ値と同じアドレスにアドレスバ
ス２４上のプリフェッチアドレスを記憶する。次に、制
御回路３０はＣＮＴ３１に＋１するよう指令を出す。指
令を受けたＣＮＴ３１はカウンタ値を＋１する。＋１し
た時にカウンタ値がＲＡＭ３２の最大アドレスより大き
くなった場合、カウンタ値をＯにする。
以上の動作を繰り返すことにより、ＡＴＭ２１のＲＡＭ
３２にプリフェッチアドレスが順次記憶される。即ち、
実行した命令のアドレスが記憶されることになる。
３２にプリフェッチアドレスが順次記憶される。即ち、
実行した命令のアドレスが記憶されることになる。
上述した従来のアドレストレースメモリは、実行した命
令のアドレスをすべて記憶していくので長期間のトレー
スを取ることができないという欠点があった。
令のアドレスをすべて記憶していくので長期間のトレー
スを取ることができないという欠点があった。
また、逆に長期間のトレースを取るためには大容量のＲ
ＡＭが必要になるという欠点もあった。
ＡＭが必要になるという欠点もあった。
本発明は、ＣＰＵが実行した命令のアドレスを記録する
アドレストレースメモリにおいて、前記命令のプリフェ
ッチアドレスを記憶するアドレス記憶用ＲＡＭと、前記
アドレス記憶用ＲＡＭに記憶された前記プリフェッチア
ドレスがプログラムの分岐元か分岐先かを示す情報を記
憶するインデックス用ＲＡＭと、前記アドレス記憶用Ｒ
ＡＭと前記インデックス用ＲＡＭに前記プリフェッチア
ドレスと前記情報を各々格納する場合の記憶アドレスを
有するカウンタとを備え、１つ前のフェッチサイクルの
前記プリフェッチアドレスとアドレスバスに出力されて
いる現在のフェッチサイクルの前記プリフェッチアドレ
スが連続していないことを検出するアドレス不連続検出
手段と、前記アドレス不連続検出手段にて前記アドレス
の不連続が検出された時に前記１つ前のフェッチサイク
ルの前記プリフェッチアドレスと前記プリフェッチアド
レスが前記プログラムの前記分岐元であることを示す情
報を各々前記アドレス記憶用ＲＡＭと前記インデックス
用ＲＡＭの前記カウンタの示すアドレスに記憶するとと
もに前記カウンタの値をプラス１し、前記現在のフェッ
チサイクルの前記プリフェッチアドレスと前記プリフェ
ッチアドレスが前記プログラムの前記分岐先であること
を示す情報を各々前記アドレス記憶用ＲＡＭと前記イン
デックス用ＲＡＭの前記カウンタの示すアドレスに記憶
するとともに前記カウンタの値をプラス１するアドレス
トレース手段とを有することを特徴とする。
アドレストレースメモリにおいて、前記命令のプリフェ
ッチアドレスを記憶するアドレス記憶用ＲＡＭと、前記
アドレス記憶用ＲＡＭに記憶された前記プリフェッチア
ドレスがプログラムの分岐元か分岐先かを示す情報を記
憶するインデックス用ＲＡＭと、前記アドレス記憶用Ｒ
ＡＭと前記インデックス用ＲＡＭに前記プリフェッチア
ドレスと前記情報を各々格納する場合の記憶アドレスを
有するカウンタとを備え、１つ前のフェッチサイクルの
前記プリフェッチアドレスとアドレスバスに出力されて
いる現在のフェッチサイクルの前記プリフェッチアドレ
スが連続していないことを検出するアドレス不連続検出
手段と、前記アドレス不連続検出手段にて前記アドレス
の不連続が検出された時に前記１つ前のフェッチサイク
ルの前記プリフェッチアドレスと前記プリフェッチアド
レスが前記プログラムの前記分岐元であることを示す情
報を各々前記アドレス記憶用ＲＡＭと前記インデックス
用ＲＡＭの前記カウンタの示すアドレスに記憶するとと
もに前記カウンタの値をプラス１し、前記現在のフェッ
チサイクルの前記プリフェッチアドレスと前記プリフェ
ッチアドレスが前記プログラムの前記分岐先であること
を示す情報を各々前記アドレス記憶用ＲＡＭと前記イン
デックス用ＲＡＭの前記カウンタの示すアドレスに記憶
するとともに前記カウンタの値をプラス１するアドレス
トレース手段とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、アドレストレースメモリ（ＡＴＭ）ｌ
はアドレスバス４とＣＰＵ２からのフェッチ信号６に接
続されている。
はアドレスバス４とＣＰＵ２からのフェッチ信号６に接
続されている。
ＣＰＵ２はフェッチサイクルにおいて、次に実行される
命令のオペレーションコード（ｏＰコード）をメモリ（
ＭＥＭ）３から読み込む（プリフェッチ）。この時、Ｃ
ＰＵ２はプリフェッチするＯＰコードが格納されている
アドレス（プリフェッチアドレス）をアドレスバス４に
出力する。また、同時にフェッチサイクル中であること
を示すフェッチ信号６を出力する。
命令のオペレーションコード（ｏＰコード）をメモリ（
ＭＥＭ）３から読み込む（プリフェッチ）。この時、Ｃ
ＰＵ２はプリフェッチするＯＰコードが格納されている
アドレス（プリフェッチアドレス）をアドレスバス４に
出力する。また、同時にフェッチサイクル中であること
を示すフェッチ信号６を出力する。
ＡＴＭｌの制御回路１０はＣＰＵ２からのフェッチ信号
６を受けると、比較回路１４にフェッチサイクルになっ
たことを通知する。通知を受けた比較回路１４はプリフ
ェッチアドレス記憶回路１５に記憶された１つ前のフェ
ッチサイクルのプリフェッチアドレスとアドレスバース
４上の現在のフェッチサイクルのプリフェッチアドレス
が連続しているかどうかを制御回路１０に通知する。
６を受けると、比較回路１４にフェッチサイクルになっ
たことを通知する。通知を受けた比較回路１４はプリフ
ェッチアドレス記憶回路１５に記憶された１つ前のフェ
ッチサイクルのプリフェッチアドレスとアドレスバース
４上の現在のフェッチサイクルのプリフェッチアドレス
が連続しているかどうかを制御回路１０に通知する。
制御回路１０は比較回路１４からの通知によりプリフェ
ッチアドレス記憶回路１５に記憶された１つ前のフェッ
チサイクルのプリフェッチアドレスとアドレスバス４上
の現在のフェッチサイクルのプリフェッチアドレスが連
続していないことを知ったときは、インデックス用ＲＡ
Ｍ１２に１を出力し、その後インデックス用ＲＡＭ１２
とアドレスバスＲＡＭ１３に書き込み指令を出す。書き
込み指令を受けたインデックス用ＲＡＭ１２はカウンタ
（ＣＮＴ）１１が示すカウンタ値と同じアドレスに制御
回路１０が出力する値即ち１を記憶し、アドレス記憶用
ＲＡＭ１３はＣＮＴＩＩが示すカウンタ値と同じアドレ
スにプリフェッチアドレス記憶回路１５が出力する１つ
前のフェッチサイクルのプリフェッチアドレスを記憶す
る。
ッチアドレス記憶回路１５に記憶された１つ前のフェッ
チサイクルのプリフェッチアドレスとアドレスバス４上
の現在のフェッチサイクルのプリフェッチアドレスが連
続していないことを知ったときは、インデックス用ＲＡ
Ｍ１２に１を出力し、その後インデックス用ＲＡＭ１２
とアドレスバスＲＡＭ１３に書き込み指令を出す。書き
込み指令を受けたインデックス用ＲＡＭ１２はカウンタ
（ＣＮＴ）１１が示すカウンタ値と同じアドレスに制御
回路１０が出力する値即ち１を記憶し、アドレス記憶用
ＲＡＭ１３はＣＮＴＩＩが示すカウンタ値と同じアドレ
スにプリフェッチアドレス記憶回路１５が出力する１つ
前のフェッチサイクルのプリフェッチアドレスを記憶す
る。
次に、制御回路１０はプリフェッチアドレス記憶回路１
５にプリフェッチアドレスを記憶するこうに指令する。
５にプリフェッチアドレスを記憶するこうに指令する。
指令を受けたプリフェッチアドレス記憶回路１５はアド
レスバス４上の現在のフェッチサイクルのプリフェッチ
アドレスを記憶する。また、同時に制御回路１０はＣＮ
ＴＩＩに＋１するように指令を出す。指令を受けなＣＮ
Ｔ１１はカウンタ値を＋１する。＋１したときにカウン
タ値がインデックス用ＲＡＭ１２またはアドレス記憶用
ＲＡＭ１ Ｂの最大アドレスより大きくなった場合、カ
ウンタ値を０にする。
レスバス４上の現在のフェッチサイクルのプリフェッチ
アドレスを記憶する。また、同時に制御回路１０はＣＮ
ＴＩＩに＋１するように指令を出す。指令を受けなＣＮ
Ｔ１１はカウンタ値を＋１する。＋１したときにカウン
タ値がインデックス用ＲＡＭ１２またはアドレス記憶用
ＲＡＭ１ Ｂの最大アドレスより大きくなった場合、カ
ウンタ値を０にする。
次に、制御回路１０はインデックス用ＲＡＭ １２にＯ
を出力し、もう−度インデックス用ＲＡＭ１２とアドレ
ス記憶用ＲＡＭ１３に書き込み指令を出す。書き込み指
令を受けたインデックス用ＲＡＭ１２はＣＮＴＩＩが示
すカウンタ値と同じアドレスに制御回路１０が出力する
値、即ちＯを記憶し、アドレス記憶用ＲＡＭ１３はＣＮ
Ｔ１１が示すカウンタ値と同じアドレスにプリフェッチ
アドレス記憶回路１５が出力する現在のフェッチサイク
ルのプリフェッチアドレスを記憶する。その後、制御回
路１０はＣＮＴ１１に＋１するように指令を比す。指令
を受けたＣＮＴＩＩはカウンタ値を＋１する。前述と同
様に＋１したときにカウンタ値がインデックス用ＲＡＭ
１２またはアドレス記憶用ＲＡＭ１３の最大アドレスよ
り大きくなった場合、カウンタ値を０にする。
を出力し、もう−度インデックス用ＲＡＭ１２とアドレ
ス記憶用ＲＡＭ１３に書き込み指令を出す。書き込み指
令を受けたインデックス用ＲＡＭ１２はＣＮＴＩＩが示
すカウンタ値と同じアドレスに制御回路１０が出力する
値、即ちＯを記憶し、アドレス記憶用ＲＡＭ１３はＣＮ
Ｔ１１が示すカウンタ値と同じアドレスにプリフェッチ
アドレス記憶回路１５が出力する現在のフェッチサイク
ルのプリフェッチアドレスを記憶する。その後、制御回
路１０はＣＮＴ１１に＋１するように指令を比す。指令
を受けたＣＮＴＩＩはカウンタ値を＋１する。前述と同
様に＋１したときにカウンタ値がインデックス用ＲＡＭ
１２またはアドレス記憶用ＲＡＭ１３の最大アドレスよ
り大きくなった場合、カウンタ値を０にする。
また、制御回路１０は比較回路１４からの通知によりプ
リフェッチアドレス記憶回路１５に記憶された１つ前の
フェッチサイクルのプリフェッチアドレスとアドレスバ
ス４上の現在のフェッチサイクルのプリフェッチアドレ
スが連続していることを知ったときは、プリフェッチア
ドレス記憶回路１５にプリフェッチアドレスを記憶する
ように指令する。指令を受けたプリフェッチアドレス記
憶回路１５はアドレスバス４上の現在のフェッチサイク
ルのプリフェッチアドレスを記憶する。
リフェッチアドレス記憶回路１５に記憶された１つ前の
フェッチサイクルのプリフェッチアドレスとアドレスバ
ス４上の現在のフェッチサイクルのプリフェッチアドレ
スが連続していることを知ったときは、プリフェッチア
ドレス記憶回路１５にプリフェッチアドレスを記憶する
ように指令する。指令を受けたプリフェッチアドレス記
憶回路１５はアドレスバス４上の現在のフェッチサイク
ルのプリフェッチアドレスを記憶する。
以上のようにして、ＡＴＭｌは１つ前のフェッチサイク
ルのプリフェッチアドレスとアドレスバス４上の現在の
フェッチサイクルのプリフェッチアドレスが連続してい
ないことを検出したときのみアドレス記憶用ＲＡＭ１３
に１つ前のフェッチサイクルのプリフェッチアドレスと
現在のフェッチサイクルのプリフェッチアドレスを記憶
し、記憶した２つのアドレスがそれぞれプログラムの分
岐先か分岐元かをインデックス用ＲＡＭ１２に記憶する
。つまり、ＡＴＭｌはＣＰＵ２が実行した命令のうちア
ドレスが連続していない部分のみ、そのアドレスとプロ
グラムの分岐先か分岐元かを併せて記憶する。
ルのプリフェッチアドレスとアドレスバス４上の現在の
フェッチサイクルのプリフェッチアドレスが連続してい
ないことを検出したときのみアドレス記憶用ＲＡＭ１３
に１つ前のフェッチサイクルのプリフェッチアドレスと
現在のフェッチサイクルのプリフェッチアドレスを記憶
し、記憶した２つのアドレスがそれぞれプログラムの分
岐先か分岐元かをインデックス用ＲＡＭ１２に記憶する
。つまり、ＡＴＭｌはＣＰＵ２が実行した命令のうちア
ドレスが連続していない部分のみ、そのアドレスとプロ
グラムの分岐先か分岐元かを併せて記憶する。
第２図（ａ）は実行する命令のアドレスが不連続になる
ようなプログラムの例、第２図（ｂ）は第２図（ａ）の
プログラムを実行したときのトレースの例である。
ようなプログラムの例、第２図（ｂ）は第２図（ａ）の
プログラムを実行したときのトレースの例である。
第２図（ａ）において、１２０番地で、０２００番地か
ら始まり０２３０番地でリターンするサブルーチンをコ
ールするようになっている。
ら始まり０２３０番地でリターンするサブルーチンをコ
ールするようになっている。
第２図（ｂ）において、第２図（ａ）のプログラムを実
行したとき、０１２０番地の命令を実行した次は０２０
０番地の命令を実行する。このとき、２つの命令は連続
していないので、アドレス記憶用ＲＡＭ１３にそのアド
レス値０１２０と０２００が記憶される。また、アドレ
ス記憶用ＲＡＭ１３に記憶されたアドレス値０１２０と
０２００に対応するインデックス用ＲＡＭ１２の記憶領
域にはそれぞれ１と０が記憶される。
行したとき、０１２０番地の命令を実行した次は０２０
０番地の命令を実行する。このとき、２つの命令は連続
していないので、アドレス記憶用ＲＡＭ１３にそのアド
レス値０１２０と０２００が記憶される。また、アドレ
ス記憶用ＲＡＭ１３に記憶されたアドレス値０１２０と
０２００に対応するインデックス用ＲＡＭ１２の記憶領
域にはそれぞれ１と０が記憶される。
０２００番地がら０２３ｏ番地まで命令が実行されてい
く間は命令のアドレスが連続しているのでそれらは記憶
されない。そして、０２３０番地の命令を実行した次は
、０１２０番地の命令を実行する。このとき、この２つ
の命令は連続していないので、そのアドレス値０２３０
と０１２１が記憶され、対応するインデックス用ＲＡＭ
１２の記憶領域にはそれぞれ１と０が記憶される。
く間は命令のアドレスが連続しているのでそれらは記憶
されない。そして、０２３０番地の命令を実行した次は
、０１２０番地の命令を実行する。このとき、この２つ
の命令は連続していないので、そのアドレス値０２３０
と０１２１が記憶され、対応するインデックス用ＲＡＭ
１２の記憶領域にはそれぞれ１と０が記憶される。
以上説明したように本発明は、実行した命令のアドレス
と１つ前の命令のアドレスが連続していないときのみ両
者を記憶していくので、従来の方法に比べ同一のＲＡＭ
容量で長期間のトレースを取ることができるという効果
がある。
と１つ前の命令のアドレスが連続していないときのみ両
者を記憶していくので、従来の方法に比べ同一のＲＡＭ
容量で長期間のトレースを取ることができるという効果
がある。
さらに、記憶されたアドレスがプログラムの分岐元か分
岐先かが分かるのでプログラムの流れが追いやすいとい
う効果もある。
岐先かが分かるのでプログラムの流れが追いやすいとい
う効果もある。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ）は実行する命令のアドレスが不連続になるようなプ
ログラムの例を示す図、第２図（ｂ）は第２図（ａ）の
プログラムを実行したときのトレースの例を示す図、第
３図は従来のアドレストレースメモリの構成例を示す図
である。 １．２１・・・アドレストレースメモリ、２，２２・・
・ＣＰＵ、３，２３・・・メモリ（ＭＥＭ） 、４．２
４・・・アドレスバス、６，２６・・・フェッチ信号、
１０．３０・・・制御回路、１１．３１・・・カウンタ
（ＣＮＴ）、１２・・・インデックス用ＲＡＭ、１３・
・・アドレスバスＲＡＭ、１４・・・比較回路、１５・
・・プリフェッチアドレス記憶回路、３２・・・ＲＡＭ
。
ａ）は実行する命令のアドレスが不連続になるようなプ
ログラムの例を示す図、第２図（ｂ）は第２図（ａ）の
プログラムを実行したときのトレースの例を示す図、第
３図は従来のアドレストレースメモリの構成例を示す図
である。 １．２１・・・アドレストレースメモリ、２，２２・・
・ＣＰＵ、３，２３・・・メモリ（ＭＥＭ） 、４．２
４・・・アドレスバス、６，２６・・・フェッチ信号、
１０．３０・・・制御回路、１１．３１・・・カウンタ
（ＣＮＴ）、１２・・・インデックス用ＲＡＭ、１３・
・・アドレスバスＲＡＭ、１４・・・比較回路、１５・
・・プリフェッチアドレス記憶回路、３２・・・ＲＡＭ
。
Claims (1)
- ＣＰＵが実行した命令のアドレスを記録するアドレスト
レースメモリにおいて、前記命令のプリフェッチアドレ
スを記憶するアドレス記憶用ＲＡＭと、前記アドレス記
憶用ＲＡＭに記憶された前記プリフェッチアドレスがプ
ログラムの分岐元か分岐先かを示す情報を記憶するイン
デックス用ＲＡＭと、前記アドレス記憶用ＲＡＭと前記
インデックス用ＲＡＭに前記プリフェッチアドレスと前
記情報を各々格納する場合の記憶アドレスを有するカウ
ンタとを備え、１つ前のフェッチサイクルの前記プリフ
ェッチアドレスとアドレスバスに出力されている現在の
フェッチサイクルの前記プリフェッチアドレスが連続し
ていないことを検出するアドレス不連続検出手段と、前
記アドレス不連続検出手段にて前記アドレスの不連続が
検出された時に前記１つ前のフェッチサイクルの前記プ
リフェッチアドレスと前記プリフェッチアドレスが前記
プログラムの前記分岐元であることを示す情報を各々前
記アドレス記憶用ＲＡＭと前記インデックス用ＲＡＭの
前記カウンタの示すアドレスに記憶するとともに前記カ
ウンタの値をプラス１し、前記現在のフェッチサイクル
の前記プリフェッチアドレスと前記プリフェッチアドレ
スが前記プログラムの前記分岐先であることを示す情報
を各々前記アドレス記憶用ＲＡＭと前記インデックス用
ＲＡＭの前記カウンタの示すアドレスに記憶するととも
に前記カウンタの値をプラス１するアドレストレース手
段とを有することを特徴とするアドレストレースメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253365A JPH04130932A (ja) | 1990-09-21 | 1990-09-21 | アドレストレースメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253365A JPH04130932A (ja) | 1990-09-21 | 1990-09-21 | アドレストレースメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130932A true JPH04130932A (ja) | 1992-05-01 |
Family
ID=17250337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253365A Pending JPH04130932A (ja) | 1990-09-21 | 1990-09-21 | アドレストレースメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784827A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | トレース装置 |
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US7630629B2 (en) | 2007-02-02 | 2009-12-08 | Canon Kabushiki Kaisha | Accessory unit and camera system |
-
1990
- 1990-09-21 JP JP2253365A patent/JPH04130932A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784827A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | トレース装置 |
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US7630629B2 (en) | 2007-02-02 | 2009-12-08 | Canon Kabushiki Kaisha | Accessory unit and camera system |
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